Procuro ASIC FE Oportunidades em E.U.A. / Canadá / Europa

[joydeep_iitkgp]

Oi tudo

Estou procurando uma oportunidade no front-end ASIC Design / Verificação de E.U.A. / Canadá / Europa.Abaixo está o meu perfil breve:

ASIC design front-end / engenheiro de validação, atualmente empregado em Bangalore, Índia (1-2 anos de experiência).
Responsabilidade do trabalho envolve a validação de front-end para a interface PCI-Express da próxima geração de chipsets.
Mantém um mestrado em Microelctronics & VLSI Design de Departamento de Eletrônica e Comunicações Electrical Engineering, Indian Institute of Technology, Kharagpur, Índia, com CGPA 9,78 out of 10.
Dispõe de um total de oito publicações em conferências internacionais / IEEE em VLSI / área de processamento de imagem.

Eu apreciaria se alguém se torna capaz de me ajudar nesse sentido.
Além disso, os caras mais importantes, você pode encontrar algum tempo para dar uma olhada no meu currículo e sugerir alterações / modificações necessárias?

Agradecendo antecipadamente

Joydeep Bhattacharyya

 

[joydeep_iitkgp]

Desculpe, Donno por que o arquivo não carregar corretamente.

Basta colá-lo aqui:Joydeep BHATTACHARYYA

Email ID: joydeep.bh (a) gmail.com
yahoo.co.in joydeep_iitkgp (a)
Data de Nascimento: 28.12.1978
Contato no: 91-9343097160

PERFIL:
ASIC / VLSI design front-end / engenheiro de validação com 1-2 anos de experiência relevante.Indivíduo cometeu flexíveis com capacidade de comunicação forte procura de uma oportunidade de carreira desafiadoras no campo do design de chips / verificação.

RESUMO:
ASIC design front-end / engenheiro de validação, atualmente empregado na Intel Corp, Bangalore, Índia.
Responsabilidade do trabalho envolve a validação de front-end para a interface PCI-Express da Intel é a próxima geração de chipsets para portáteis.
Mantém um mestrado em Microelctronics & VLSI Design de Departamento de Eletrônica e Comunicações Electrical Engineering, Indian Institute of Technology, Kharagpur, Índia, com CGPA 9,78 out of 10.
Dispõe de um total de oito publicações em congressos internacionais de renome na área em questão.

EXPERIÊNCIA:
Desde julho de 2005, parte da Intel Corporation s Mobility chipsets grupo de front end em Bangalore, Índia.Responsável pela validação da interface PCI Express para a Intel é a próxima geração de chipsets para portáteis.Tem um bom entendimento sobre o protocolo PCI expresso e sua validação (tracker / damas).Grava Chameleon (uma aplicação Perl híbridas), com testes para validar os recursos do chipset, acha RTL / bugs Ambiente e propõe / valida correções de bugs.Comentários testplans e bicho-docs e escreve ensaios para tapar buracos testplan.
Como um projeto de Assistente Júnior no Projeto de P & D e desenvolvimento de uma base de silício poroso do sensor de pressão integrado inteligente (patrocinado pela ISRO, São Paulo) no IIT Kharagpur, Índia (Maio de 2003 Maio de 2005)

PERÍCIA TÉCNICA:

FERRAMENTAS DE DESENHO: Modelsim 7,0
HDL: Verilog
SOFTWARE DE COMPETÊNCIAS: C, C ., PERL
PACOTES DE APLICAÇÃO: MATLAB.
ASSEMBLÉIA IDIOMAS: 8085.
QUALIFICAÇÃO DE ENSINO:

MS (Eletrônica e Elétrica Comunicação Engg.) From IIT Kharagpur, Especialização: Microeletrônica e VLSI Design, (CGPA 9,46 em 10), julho de 2005.
BE (Eletrônica e Telecomunicações Engg.) Da Universidade de Jadavpur, Kolkata, com 81,2% em 2001.
Ensino Secundário de West Bengal Conselho do Ensino Secundário, com 89,9%, em 1997, a posição (8 º no estado entre os quase 4 lakhs estudantes).
Secundária de West Bengal Conselho de Educação Secundária, com 91,2% em 1995 (posição 13 ª no estado entre os quase 5 lakhs estudantes).

PROJETO (MS):

TÍTULO: Concepção e Desenvolvimento de um Sistema Integrado Ecografia

DESCRIÇÃO:

Configurar a especificação do sistema, Design e análise de algoritmos para diferentes módulos de um sistema de ultra-som juntamente com projeto arquitetônico e execução FPGA de alguns módulos
Implementação de um ruído em tempo real o algoritmo de limpeza para remover o ruído presente speckle em imagens de ultra-ecocardiográfic módulo trabalha com 115 quadros por segundo e consome um total de 106.567 portões.
Projeto de um tempo CORDIC base real de conversão de unidade de digitalização de imagem de ultra-som e ele é execução em Xilinx arquitetura FPGA.The está devidamente canalizado e em paralelo, a fim de aumentar o rendimento do sistema.Número total de contagem é de 1 porta, 50.186.
Algoritmo de desenvolvimento e implementação VLSI de dinâmica receber unidade apodização para um atraso digital beamformer soma.O projeto é baseado em CORDIC pipeline, trabalha com 40 quadros / s, consome um total de 22.586 portas.
VLSI implementação da geração real tempo de atraso para o atraso digital beamformer soma.Correspondendo a memória demora foi desenvolvido utilizando o BlockRAMs disponíveis no dispositivo.

PUBLICAÇÕES:

1.Real Time de ruído seco de imagens de ultra-som, 17th IEEE Symposium on Computer-Based Medical Systems, Bethesda, Maryland, pp.379-384, 24-25 de Junho de 2004.Co-autor: A. Hazra e S. Banerjee.
2.Descrição Arquitetural de um Embedded Ultrasound Imaging System, International Conference on Biomedical Electronics & Telecommunications (BET-04), 9-10 dezembro de 2004, Hyderabad, India, pp.249-253.Co-autor: A. Hazra, R. Menezes e S. Banerjee.
3.A CORDIC Baseado em Tempo Real Scan Conversion Unidade de Ecografia, Conferência Internacional sobre a imagem, Beijing, China, 23 de maio - 26, 2005.Co-autor: Shayak Banerjee, Hazra Anindya, Swapna Banerjee
4.Real Time Dynamic Receber Apodization para um Imaging Ultrasound System, 3rd International Conference on Computing, Communications and Control Technologies, 24-27 de julho de 2005 - Austin, Texas, E.U.A., Co-autor: P. Mandal, R. Banerjee, S. Banerjee .
5.Projeto, fabricação, teste e simulação de Porous Silicon Based Smart MEMS Pressure Sensor, 18th International Conference on VLSI Design and 4th International Conference on Embedded Systems, Calcutá, Índia janeiro 3-7, 2005.Co-autor: Bhat, T. -----, H. Saha, S. Banerjee, S. Dey.
6.A Real Time Speckle Noise limpeza de filtro para imagens de ultra-som, 19th IEEE Symposium on Computer-Based Medical Systems, Salt Lake City, Utah, 22-23 junho de 2006, co-autor.B. Mazumdar, A. Mediratta, S. Banerjee.
7.An Embedded System Design da Seletiva Janela Repressão Speckle Noise Filter para Ultrasound Images, 1st International Conference on Industrial e Sistemas de Informação, Peradeniya, Srilanka, 8-11 de Agosto de 2006.Co-autor: B. Mazumdar, A. Mediratta, S. Banerjee.
8.Projeto de Arquitetura e Implementação de um PC baseado Ultrasound Imaging System, 10th IEEE VLSI Design and Test Symposium, Goa, Índia, 9-12 de agosto de 2006, Co-autor: B. Mazumdar, A. Mediratta, S. Banerjee.

REFERÊNCIAS:

Prof Swapna Banerjee
Professor, E & ECE Dept
IIT Kharagpur, Kharagpur, na Índia.
E-mail ID: Edu (at) ece.iitkgp.ernet.inDr. Anindya Sundhar Dhar
Asst.Professor, E & ECE Dept
IIT Kharagpur, Kharagpur, na Índia.
E-mail ID: asd ece.iitkgp.ernet.in (a)Declaração:

Declaro que as informações acima são verdadeiras escrito ao melhor de meu conhecimento e crença.

(Joydeep BHATTACHARYYA)