Procurando VHDL transportar olhar em frente víbora 64 bits

[al_extreme]

Sombody pode me ajudar estou procurando o código de transportar um olhar em frente víbora 64 bits de VHDL.Obrigado por sua ajuda

 

[Ace-X]

Eu acho, que de 64 bits CLA adicional é má ideia muito complicado devido a expressões para gerar e propagar sinais.
Gostaria de recomendar a utilização oito 8-bit com CLA adicionais suplementares grupo propagam e gerar sinais como um alicerce para a componente de 64 bits.

Aqui está o exemplo de LTER @ @ site:

LIBRARY IEEE;
USO ieee.std_logic_1164.ALL;

ENTITY c_l_addr IS
PORT
(
x_in: IN STD_LOGIC_VECTOR (7 virou 0);
y_in: IN STD_LOGIC_VECTOR (7 virou 0);
carry_in: IN STD_LOGIC;
sum: STD_LOGIC_VECTOR OUT (7 virou 0);
carry_out: OUT STD_LOGIC
);
FIM c_l_addr;

ARQUITETURA DE comportamentais c_l_addr IS

SIGNAL h_sum: STD_LOGIC_VECTOR (7 virou 0);
SIGNAL carry_generate: STD_LOGIC_VECTOR (7 virou 0);
SIGNAL carry_propagate: STD_LOGIC_VECTOR (7 virou 0);
SIGNAL carry_in_internal: STD_LOGIC_VECTOR (7 virou 1);

COMEÇAR
h_sum <= x_in XOR y_in;
carry_generate <= x_in E y_in;
carry_propagate <= x_in OU y_in;
PROCESSO (carry_generate, carry_propagate, carry_in_internal)
COMEÇAR
carry_in_internal (1) <= carry_generate (0) OR (carry_propagate (0) E carry_in);
inst: FOR i IN 1 a 6 LOOP
carry_in_internal (i 1) <= carry_generate (i) ou (carry_propagate (I) e carry_in_internal (i));
END LOOP;
carry_out <= carry_generate (7) ou (carry_propagate (7) E carry_in_internal (7));
END PROCESS;

soma (0) <= h_sum (0) XOR carry_in;
soma (7 virou 1) <= h_sum (7 virou 1) XOR carry_in_internal (7 virou 1);
END comportamental;Ace-X.