Problemas na codificação VHDL ... plz me avise se consciente ..... ur

V

vidyaredy

Guest
Olá amigos,

Eu estou projetando sistema de aquisição de dados, em que eu precisar usar o DCM, MUX's, fechos e elementos como o meu atraso módulos de nível inferior.Quando eu instanciar-los no meu módulo superior, O sistema funciona com o relógio do sistema.No topo do módulo I have instanciado todos os módulos menores e em processo que ter relógio do sistema como o meu caso e portmapping é feito no âmbito deste processo.Mas estou recebendo erros.Quando eu retirar o relógio do sistema, eu não estou recebendo erros.Por favor, alguém me explicar se portmapping pode ser admitida em processo com o relógio ...

Thanks in advance ...

 
Tanto quanto eu sei ..U Can't porta-mapa dentro de um processo.Port-mapeamento é feito fora do processo.

Ele não faz o sentido para a porta-mapa dentro de um processo.Desde que você é ", descrevendo" hardware, tornando-se "sensível" a algumas doesnt sinal de relógio faz sentido.A mudança não vai descrito o hardware de acordo com alguns 'relógio'.

 
yeah você é Rute, tenho atribuído saídas fora do processo.Agora tenho que sintetizada.Mais um problema é que eu estou recebendo o erro

# ** Fatal: dividir Integer (MOD) por zero.
# Horário: 1000040 PS Iteração: 19 Processo: / top_module/u2/dcm_sp_inst/ps_delay_md_p File: C: / Xilinx/10.1/ISE/vhdl/src/unisims/unisim_VITAL.vhd
# Erro fatal em C: / linha Xilinx/10.1/ISE/vhdl/src/unisims/unisim_VITAL.vhd 7216
#
correr
# Não é possível continuar por causa do erro fatal.
correr
# Não é possível continuar por causa do erro fatal.
correr
# Não é possível continuar por causa do erro fatal.
correr
# Não é possível continuar por causa do erro fatal.
correr
# Não é possível continuar por causa do erro fatal.
correr
# Não é possível continuar por causa do erro fatal.
correr
# Não é possível continuar por causa do erro fatal.
correr
# Não é possível continuar por causa do erro fatal.quando eu executo meu módulo de topo em ModelSim para simulação .... Como faço para corrigir o atraso ...

 
Eu acredito, você tinha o mesmo erro durante a depuração do DCM (do outro post seu).
Eu posso ver uma menção de "divisão por zero" no erro ...

Será que o seu testbench executar qualquer operação deste tipo?

 
Oi,

Não estou usando qualquer testbench.usar o DCM para gerar duplicação relógio ....

 
Eu não posso ver porque uma divisão por zero erro deve ocorrer.Você já devidamente instanciado o DCM?Com a informação adequada?Tentei usar ModelSim em vez de simulador ISE?

Se possível, envie seu código VHDL, ou dê um link se u've já postou ela.

 
Hi plz encontrar os arquivos anexados do meu código.Eu tenho esses erros em Modelsim só.Estou usando o ISE Webpack-10,1 e ModelSim 6.1b .....
Desculpe, mas você precisa de login para ver esta penhora

 
Eu atravessei o código.Eu encontrei alguns problemas.

1.) Em buf_soc e buf_eoc ..você fez a seguinte atribuição

O <= I após D_SOC
O <= I após D_EOC

Em VHDL "após" declaração não é synthesizable.Mas XST deu nenhum erro.Assim mesmo fiquei surpreso.Então eu decidi fazer uma simulação do comportamento sobre os buffers individuais.E eu achei que eles não funcionam.Forçando a entrada para '1 'e '0' não altera o resultado.Então eu corri uma simulação de percurso Post ..Funcionou, mas depois a 100 ns demora não estava lá ...Só demora caminho de combinações.O que prova "depois" não era declaração sintetizada.

2.) I simulado o módulo de nível superior.E não tenho como dividir "por erro zero" e eu comecei a esperada, multiplicada relógio clk6b1o sinal.

Eu estou usando a versão 9.1 e ISE ModelSim XE 6.2G

 
oh .... existe alguma outra alternativa para depois cláusula, posso usar esperar?Acho que até não é .... synthesisable Na saída eu estou gerando os pulsos com muito do período de tempo .....

 
Não, você não pode usar 'esperar', ou de outras declarações, como qualquer atraso.Não há nenhuma maneira de introduzir tais Retardador diretamente ..Temos que depender do 'relógio'.
E além disso, utilizando 6 acumulação jitter causas do DCM.

Eu não entendo o que você quis dizer com "Na saída eu estou gerando os pulsos com tanta período de tempo ....."

 
Oi,

Tenho feito o meu módulo do projeto completo.Todos os blocos individuais estão a trabalhar bem.Mas quando eu integrar todos não estou conseguindo resultados desejados.Como você mencionou em ur resposta anterior que, após a cláusula não é simulado, ele trabalhou para mim.quando eu mudo a minha entrada, depois de certa quantidade de como mencionado no código de saída está mudando em relação à entrada.No entanto não funciona em módulo superior.Estou aqui com o meu projeto completo plz go thro 'e deixe-me saber onde eu tenha errado.Se eu usar cant após cláusula, o que é a alternativa para isso.Eu preciso gerar os pulsos de que a duração muito.Como posso desribe elementos demora em VHDL?My top sinais de saída do módulo não estão acontecendo ... OE, SHG, ADC_CLK.ADC_CLK é a minha segunda DCM (inst - DCM2 - o / p é o dobro clk clk input) de saída.Quero dizer duas vezes multiplicado pela saída do primeiro DCM (inst - DCM6 --- O / P clk entrada é de seis vezes) de saída (clk1b20_inv).Estou alimentando a minha saída do DCM primeira como entrada para DCM segunda ....

encontrar os arquivos de origem e de saída arquivos em formato wave de um módulo de topo<img src="http://images.elektroda.net/24_1216149047_thumb.jpg" border="0" alt="Issues in vhdl coding...plz let me know if u r aware....." title="Problemas na codificação VHDL ... plz me avise se consciente ..... ur"/>

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