Problemas ao compilar arquivos VHDL

[tybhsl]

Quando tento compilar o arquivo de icache.vhd em leon2.0
usando o Active-HDL 5,1 em vez de ModSim em que nenhum erro é relatado, alguns erros são relatados como as seguintes:

ISETS caso é
quando 2 =>
...
Line98 quando 3 =>
Line99 se ICLOCK_BIT = 1 then
Xset Line100: = std_logic_vector (conv_unsigned (lru3_repl_table
conv_integer (xlru)) (desbloqueado), 2));
Line101 mais
Xset Line102: = std_logic_vector (conv_unsigned (lru3_repl_table
(conv_integer (xlru)) (0), 2));
END IF;
quando 4 =>
....
when others =>
end case;Erro: COMP96_0368: icache.vhd: (98,

<img src="http://www.edaboard.com/images/smiles/icon_cool.gif" alt="Legal" border="0" />

: 3 Valor fora do intervalo.
Erro: COMP96_0149: icache.vhd: (100, 32): a conversão de tipo explícitas são permitidas entre os tipos intimamente relacionada apenas.
Erro: COMP96_0149: icache.vhd: (102, 32): a conversão de tipo explícitas são permitidas entre os tipos intimamente relacionada apenas.

Poderia, por favor me diga o que devo fazer?Como eu posso simular-lo com a ferramenta Active-HDL 5,1 mas ModSim?Muito obrigado!

 

[veejaye]

Verifique a Declaração de ISETS ....
Deve ser declarada como inteiro, com intervalo de mais de 4 ......

O que é isso lru3_repl_table?
É uma função ou um procedimento.
Se ur usando algumas funções da biblioteca verificar as condições meteorológicas da biblioteca está incluída.
Conv_unsigned podem ser omitidos, basta adicionar
ieee.std_logic_unsigned.all usar .....

 

[tybhsl]

Citação:Erro: COMP96_0149: icache.vhd: (100, 32): a conversão de tipo explícitas são permitidas entre os tipos intimamente relacionada apenas.

Erro: COMP96_0149: icache.vhd: (102, 32): a conversão de tipo explícitas são permitidas entre os tipos intimamente relacionada apenas.