[Problema] Nets Relógio de Inclusão inválida no SCAN, por favor me ajude!

[wjccentury]

Quando insiro cadeia de varredura em um módulo (não é grande, apenas 8 cadeias). Encontrei scan muitos flip-flops que falta na cadeia. O relatório de verificação de scan diz: Mudança de relógio CK pin de célula × × _reg está ilegalmente gated (TEST-186) Meu relógio teste é TCLK, apenas um.. A verificação falta flip-flops são todos cronometrado pelo relógio portão da clock_gating_cell. TCLK ------> clock_gating_cell combinacional ------> scan flip-flip-Synopsys vendidos diz "DFT compilier suporta clock gating combinacional durante o ciclo de captação paralela" Minha configuração de digitalização é: full_scan, multiplexed_flip_flop, mix_clocks,-internal_clocks (false), substituir (arquitetura),-disable (true), add_lockup (false) Quem pode me dizer por quê? Muito obrigado!

 

[sameer_dlh25]

Oi wjccentury, eu não tenho certeza, mas parece que no cone relógio fanin algum sinal é conduzido a partir elemento seqüencial. Qual o impacto da controlabilidade de sua rede de relógio. Você precisa executar check_test de comando e veja cuidadosamente o alerta e mensagens de erro. Manuel diz que, nesse caso, você receberá uma mensagem de TEST-281. Assim, com check_tets encontrar todas essas mensagens e tentar remover esses avisos. Espero que isto ajude: D

 

[dft_guy]

A maioria das células do relógio gating ter um modo de varredura de entrada que irá contornar os elementos seqüenciais na célula, fazendo com que o relógio totalmente controlada do primário de E / S do dispositivo. Você está conectando-se que? John [url = www.dftdigest.com] DFT Digest [/url]