problema LVS - Assura - ,18 um TSMC

[eng]

Oi tudo,
Eu estou fazendo um LVS em um ,18 um circuito de buffer TSMC usando assura.Tenho erros no dispositivo de incompatibilidade parâmetro.Eu usei Layout XL e gerado automaticamente todos os transistores de exemplo esquemático saber tudo o que existe no layout é a sua correspondência em esquemático.Embora o desvio do parâmetro é muito pequeno, eu me pergunto por que está acontecendo.Alguém tem uma idéia sobre esta questão?

Aqui está Assura LVS log de erro:

===== Parâmetro Mismatches para instâncias =====
= = = = = = = = = = = = = = = = = = = = = = = =
(param 1)
Schematic Instância: M2 pmos2v
Layout Instância: avD693_2 P

6e W-06 vs 6e-06 difere por 3.53709e-06%
1.8e L-07 vs 1.8e-07 difere por 3.79118e-07%

= = = = = = = = = = = = = = = = = = = = = = = =
(param 2)
Schematic Instância: M1 pmos2v
Layout Instância: avD693_1 P

6e W-06 vs 6e-06 difere por 3.53709e-06%
1.8e L-07 vs 1.8e-07 difere por 3.79118e-07%

= = = = = = = = = = = = = = = = = = = = = = = =
(param 3)
Schematic Instância: M3 nmos2v
Layout Instância: avD648_2 N

2e W-06 vs 2e-06 difere por 2.52476e-07%
1.8e L-07 vs 1.8e-07 difere por 3.79118e-07%

= = = = = = = = = = = = = = = = = = = = = = = =
(param 4)
Schematic Instância: M0 nmos2v
Layout Instância: avD648_1 N

2e W-06 vs 2e-06 difere por 2.52476e-07%
1.8e L-07 vs 1.8e-07 difere por 3.79118e-07%

==================================
====== ====== Resumo dos Erros

Schematic Layout Tipo de erro
--------- ------ ----------
4 4 Parâmetro Mismatches de Instâncias

 

[j gurumallesh]

hey i a trabalhar em lvs para lasi em 0.18um RDC e 0.13um você vai poder me 0.18um e 0.13um para mim.como eu vejo que a solução será a promessa de resposta e ajuda u.

 

[Hughes]

Eu não uso Assura, mas a partir do relatório, eu acho que o deck regra tem alguns bugs.Talvez seja comparar duas de ponto flutuante (parâmetro do dispositivo) diretamente.

 

[Hangu]

Acho que você precisa procurar o arquivo de comando, pode ser o occure problema na seção de extração dispositivo.

 

[Vamsi Mocherla]

Bem, você precisa de ajustar a tolerância comparação dispositivo.Experimente e aumentá-lo, esses erros devem desaparecer .......

 

[limingchou]

Eu não uso assura.se não há uma grade de pontos questão no projeto de layout, a grade min ponto é incompatível a regra de design.

 

[Pergunta]

Eu tenho o mesmo problema que você.Se você usar resistor em seu layout, a incompatibilidade pode ser maior.Eu acho que becaues a regra de extração TSMC.

 

[pi331133]

Eu também encontrei este problema antes.O registo LVS não podem apontar o problema real, por vezes devido à ligação errada no layout do LVS pode misturar o dispositivo, ou seja, pode atencioso Um dispositivo para coincidir com layout B, na realidade, o parâmetro de um dispositivo e um layout é correto .Portanto, este é mais como um problema de conexão, tente eliminar a ligação no layout e esquemáticos, fazer um LVS ele deve passar, se a conversão para o layout de sehcmatic XL é correto.

 

[adrescuer]

Oi

Você pode especificar uma tolerância para cada parâmetro em arquivos regra assura.
Por exemplo, se você especificar 10% de tolerância para W dos transistores,
W1 e W2 = 10 = 9,9 será correspondido.

Olhe os arquivos regra, você pode encontrar e modificá-lo.

Tchau

ADrescuer

 

[Disney]

Também você pode especificar a tolerância em Opções -> layoutXL para VXL.
Também olha o que tiver definido para "lxRounding" e qual é o seu "aelPushSignifDigits" é definido como?

Estes 2 lugares cuidar de tolerância.
Envie-me seu deck assura tsmc18 e XL Opções, vou fixar para você

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