problema durante a inicialização

[tariavo]

quando este circuito simulado spice eu tenho o resultado obscuro:
saída é igual a 1,2 e 1,7.
Mas parece ser 0 (transistor NMOS aberta).
O que está errado?

info:
simulados com hSim,
Spice arquivo:
**********************************************
. "lib / TT" home/airat/1/lib/L130E_HS12_V241.lib

M1 VDD VSS VSS fora N_12_HSL130E l = 0.18uw = 0.840u
R1 fora VDD 1000000

Vvdd VDD 0 1.2V
VVSS GND 0 0V

. medir DC V_OUT avg v (fora)

. Vvdd DC 1,2 2 0,5

. finais
**********************************************

obrigado!

 

[zhongdg]

Oi, qual é o sinal do IN eo que você deseja simular?
Eu não entendo por que você escoar o VDD e nenhum sinal no porto?

 

[tariavo]

Ah, sim: não há nenhum sinal no simulado arquivo chamado "in".Na verdade, ela é porta, e como você pode ver a partir de tempero arquivo é sempre VDD.

objetivo da simulação é compreender ..
a saída deve ser 0, mas eu sempre assistir a VDD:

gate = VDD, transistor NMOS transistor => open => V (drenagem) ~ V (origem) ~ 0.
mas é VDD!
Se o resistor é excluída de saída é 0.Mas a resistência do resistor variável não influencia o resultado.Adicionado após 16 minutos:Jesus!
Eu sou descuidado!

O problema era:
utilizando VSS na declaração do transistor:
"M1 VDD VSS VSS fora N_12_HSL130E l = 0.18uw = 0.840u"

e GND usando como ponto de aterramento:
VVSS GND 0 0V

thanks everybody.
problema resolvido.