problema de layout - N + resistor e capacitor poli NMOS

[lokesh garg]

im tendo um problema ao fazer layout, im usando N + poli resisitor capacitor NMOS na UMC tecnologia 180nm. im não é capaz de sob a forma de conectar no meu layout, pode u dar instantâneo de alguns layout para que eu possa ver that.I m anexando instantâneo de dois opamp estágio em que im usando res. e capacitor ...... plz responda o mais rapidamente possível.

 

[erikl]

[Quote = Lokesh garg] ... im não é capaz de sob a forma de conectar no meu layout [/quote] E eu não sou capaz de entender o seu problema. Eu acho que você use pcells do PDK UMC para o seu resistor e bonés, então qual é o pb? Conectá-los como qualquer outro dispositivo! Por metal1, de preferência. BTW, por que você quer tais tampas enorme, e por uma tampa (C1) na saída?

 

[lokesh garg]

qualquer que seja o layout para N + resistor e capacitor poli NMOS, im não são capazes de conectá-lo com terminais como vss ou gnd. se vc pode me ajudar plz hellp .. obrigado

 

[erikl]

[Quote = Lokesh garg] qualquer que seja o layout para N + resistor e capacitor poli NMOS, im não são capazes de conectá-lo com terminais como vss ou gnd. [/Quote] Não você usa o layouts três-terminal do PDK libs?

 

[lokesh garg]

UMC em 180nm todos os resistores são três-terminal, então o que fazer agora?

 

[erikl]

Eu realmente não consigo ver o seu problema. Você poderia descrever melhor? Por que você não pode conectar o terminal 3 para VSS? Você poderia mostrar um recorte de sua disposição para melhor descrever o pb?

 

[dipanjan]

im tendo um problema ao fazer layout, im usando N + poli resisitor capacitor NMOS na UMC tecnologia 180nm. im não é capaz de sob a forma de conectar no meu layout, pode u dar instantâneo de alguns layout para que eu possa ver that.I m anexando instantâneo de dois opamp estágio em que im usando res. e capacitor ...... plz responda o mais rapidamente possível.

têm o mesmo problema se vc resolveu plz dar uma imagem das conexões