Prescaler - O que está acontecendo?

[Mercury]

Oi! Eu escrevi o mais simples possível VHDL prescaler (Xilinx webpack 5.2, 9500 CPLD): prescaler entidade é Port (rst: em std_logic; clk_in: em std_logic; clk_out: out std_logic);. End prescaler; arquitetura presc de prescaler é contar sinal: std_logic_vector (9 downto 0); começar P00: processo (rst, clk_in) começam a se rst = '0 'então contar

 

[TurboPC]

Eu só compilou o seu projeto sob Synplify 7.3.1. Eu adicionei as seguintes linhas, porque o operador sdt_logic e '+' necessária definição. biblioteca ieee; use ieee.std_logic_1164.all; IEEE.std_logic_unsigned.all uso; Na visão RTL, tudo parece bem. TurboPC

 

[TurboPC]

Sorry! Pode não ter respondido sua pergunta. Eu só percebi que queria uma resposta com Xilinx webpack 5.2. Eu não o tem instalado neste momento. Eu não posso te ajudar mais ... TurboPC