Preciso de ajuda: esign um circuito clock gating

H

horzonbluz

Guest
Eu desenho um circuito de porta relógio agora. Mas é a minha primeira vez. Alguém poderia me ajudar? Me dar alguns conselhos sobre isso? Agradecemos antecipadamente. : (
 
Precisamos de mais dados. 1. Quais são os parâmetros do relógio (período, tempo de alta, o tempo de baixa, família lógica)? 2. Você pode gerar o relógio ou vem de um circuito já existente? 3. Que tipo de propagação que você precisa (síncrono com as bordas ou não)? 4. É o gating para um determinado período de tempo ou um certo número de ciclos de relógio?
 
Além disso, talvez o gating relógio não é a solução de todo, dependendo do que você quer fazer. Por exemplo, muitas vezes com uma "carga enable" num registo digital é melhor do que o relógio gating. O "relógio permitir" é muitas vezes um multiplexador simples que seja carrega o registo com os seus conteúdos antigos ou com o novo valor. Esteja ciente de que o relógio gating um é sempre um negócio pouco complicado, tornando facilmente falhas. Você deve desenhar os diagramas de pulso, incluindo atrasos de circuito, e realmente ver através de todas as situações em que um caminho pode ser mais rápido do que os outros (que normalmente são, e de uma forma muito imprevisível: Esteja ciente das variações dos componentes, as diferenças de carga, mudanças de temperatura, e talvez mesmo sentido do vento, as manhãs de segunda-feira, pura má sorte e outros fatores mais ou menos desconhecido)
 
Acesso de relógio é usada para reduzir o consumo de energia na ASIC. Existe algum documento sobre esta questão?
 
Eu entendo que podemos usar "carregar permitir" uma espécie de controle em vez de gating relógio. Gostaria de saber se ambas as técnicas utilizam o mesmo consumo de energia. Alguém tem uma experiência sobre isso?
 
: (Oi, ted O que é a "carga permitir" Na minha chip, a freq é de cerca de 300Mhz Eu projetei um circuito de porta relógio Mas não pode satisfazer a especificação embora não tenha nenhuma falha O método é:.?... Eu usar um D-flipflop para trancar o sinal de habilitação e atrasar o relógio do sistema para gerar o sianal relógio local, ao mesmo tempo. Então usar uma porta NAND para gerar o sinal de acesso de relógio. O trinco D-flipflop o sinal de habilitação de relógio vai negtive bordas e mudanças de saída no clock próxima positivo.
 
A "carga de permitir" é, essencialmente, um multiplexador, que oferece tanto a entrada de um novo valor de D ou "recircula" o antigo. Eu não tenho números diretos de energia medido consumptiion em qualquer implementação física para isso, mas, obviamente, consome mais energia do que gating relógio real, porque a carga linha de clock, se nada mais. Em um FPGA normalmente é o caminho mais fácil e segura de fazer um controle de registro, enquanto em um "real" ASIC pode ser muito fome de poder. Tenho visto alguns artigos sobre o acesso de relógio, um exemplo é http://www.aiec.com/Publications/snug2000.pdf Eu tenho pouca experiência em ASICs duro, mais do meu trabalho tem sido em FPGAs. E eu nunca ter implementado um circuito de clock gating em um chip. Então, o que eu falo é muito baseado em experiências a nível de sistema. Btw. Especificação que não está satisfeito com o seu projeto? Eu tentei descobrir como funciona o circuito, mas eu não gostava de alguns aspectos sobre ele: primeiro, é o permitir já sincronizado com o relógio, ou você bagunça metaestabilidade risco se ele muda de estado exatamente em / perto do clock ? Em segundo lugar, é o relógio de atraso boa coisa, o suficiente tal tendem a ser imprevisível? Ted
 
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