precisam de sua ajuda sobre pipeline ADC

[wdd]

Oi,
Eu estou projetando um pipeline de dois canais (ADC processo TSMC0.13um, 1.3v de tensão)
Mas com a minha primeira etapa de simulação transitória.Há um problema eu não posso lidar com isso.
Você pode ver a curva de saída temporária no quadro em anexo.
O verde é uma pré-disposição sim, o amarelo é uma pós-sim layout.
Idealmente o valor de liquidação deve ser ą500mv, mas sim na pós-layout há um-2mV
mudança de modo que o valor é 498mv e-502mv.
Eu acho que não é causado discordância, mas não tenho idéia de como é arised.

Desejo de sua ajuda
wdd
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[jeffsky520]

Oi,
Por que sua saída do primeiro estágio é assim?
Enfim, há uma mudança de fase entre dois de seus ouput em seu pós-simulação de layout.Então talvez você pode conferir o layout com certeza se os atrasos RC é consistente em 'outp'and' outn '.

 

[wdd]

jeffsky520 escreveu:

Oi,

Por que sua saída do primeiro estágio é assim?

Enfim, há uma mudança de fase entre dois de seus ouput em seu pós-simulação de layout.
Então talvez você pode conferir o layout com certeza se os atrasos RC é consistente em 'outp'and' outn '.

 

[jerryzhao]

Seu circuito tem setlled.Você checou se tensão comum é zero em simulação post?

 

[wdd]

jerryzhao escreveu:

Seu circuito tem setlled.
Você checou se tensão comum é zero em simulação post?

 

[jeffsky520]

Comum de variação da tensão de modo não pode trazer erro com sua saída por causa da estrutura diferencial.
Sim, por incompatibilidade de boné parasitária com duas caminho pode mudar de saída. Em outras palavras, a diferença de fase não é de 180 graus, significa que há uma mudança de fase, tanto da produção.