Precisa VCXO PLL Design para T1/E1 (ref. des, métodos, etc)

[VicL]

Precisa VCXO PLL Design para T1/E1 (ref. des, métodos, etc)

 

[talpina]

Para respeitar a G703 REQUISITOS você pode usar um 2048 SIMPLES + - 50 OSCILLATOR PPM QUE NÃO EXIGEM um esquema DURA

 

[VicL]

[Quote = talpina] de respeitar as G703 REQUISITOS você pode usar um 2048 SIMPLES + - 50 OSCILLATOR PPM QUE NÃO EXIGEM um esquema rígido [/quote] eu incomming dados link E1. I `m precisa extrair relógio e formar algum sinal de enquadramento de fluxo de dados

 

[talpina]

se você só precisa extrair relógio e calendário que você pode usar ou LIU (unidade de interface de linha) e Framer (você também pode implementá-lo em um FPGA) ou você pode usar um único chip (liu + framer) que realizam todas as operações. a única que você precisa é de um oscilador de + - 50 ppm para atender aos requisitos E1. olhar para dallas-máxima ou infineon ou Zarlink para encontrar o dispositivo apropriado ou uma folha de dados para agora ohw para. adeus

 

[papyaki]

Oi, como talpina escreveu, você pode usar Dallas DS2155 LIU + PLL + Framer + 2 * HDLC:? H ** p :/ / w * w.maxim-ic.com/quick_view2.cfm qv_pk = 2859 & ln = Infineon FALC56 (PEB2256 ) LIU + PLL + Framer + 3 * HDLC:? h ** p :/ / w * w.infineon.com / cgi / ecrm.dll / ECRM / scripts / prod_ov.jsp oid = 13588 & cat_oid = -10080 Pmc Serra E1XC ( PM6341) LIU + PLL + Framer: h ** p :/ / w * w.pmc-sierra.com/products/details/pm6341/index.html Zarlink MT9076B LIU + PLL + Framer + 3 * HDLC: h ** p :/ / products.zarlink.com/product_profiles/MT9076B.htm Todos esses chips estão trabalhando com um oscilador padrão 50 ppm. Em alguns casos você pode baixar drivers de software a partir do site do fabricante

 

[VicL]

Estamos utilização MT9076 + MT9042 (PLL) MT9076 tem uma frequência 2.048/1.544 extraídos, e podemos usar MT9042 para 16,384 e alguns emoldurando geração de pulsos. Mas personalizado PLL mais coct eficaz.

 

[papyaki]

Oi Mantenha bloqueio em: h ** p :/ / w * w.actel.com/appnotes/s04_18.pdf Lembre-se de tomar cuidado com jitter se você quiser devellop seu próprio PLL

 

[VicL]

[Quote = papyaki] Oi Mantenha bloqueio em: h ** p :/ / w * w.actel.com/appnotes/s04_18.pdf Lembre-se de tomar cuidado com jitter se você quiser devellop seu próprio PLL [/quote] Obrigado! Eu tenho esse documentos. Mas VCXO PLL mais barato e eficaz IMHO,

 

[BenKropp]

Oi, se você quiser sincronizar o relógio do sistema para relógios de referência diferentes tomar um PLD, dividir o relógio do sistema (gerada por um VCXO) e relógio de referência, por exemplo, 8kHz (=> frame sync) e combiná-los com a lógica XOR. O resultado é uma medida da diferença de relógio. Você pode alimentá-lo para o VCXO ajustar através de um integrador de construir com resistor / capacitor.

 

[oscilentinc]

Ei, se eu estava em seu filtro e tentar alterar o calendário de tais VCXOs o que eu gostaria de fazer é ir para [url = http://www.oscilent.com/catalog/Category/vcxo.htm] VCXO fabricantes, designers, e fornecedores de produtos [/url] e ver se eu conseguia descobrir exatamente o tipo de oscilador ou filtrar eu preciso de tempo que tof.