Post Ajuda para simulação de P & R

[PigiPigi]

Eu projeto uma Meter Frequncy com um 9572pc84 (Xil).Eu sintetizado e, em seguida, simulou-lo.It was ok (Por leonard0).Então eu comecei Síntese e Local e rota com Ise_.Eu estou fazendo isso agora.Quando eu aplico meu testbench Post a P & R modelo não respnse att todos.qualquer organismo pode me ajudar?

 

[linuxluo]

oi,
Acho que talvez depois de p & r seu projeto violar exigência de tempo, setup / segurar violação.
E simulação é Ok logo após a síntese, não quer dizer ok depois de P & R, becoz o resultado da síntese de não incluir interconectam tempestividade ou não precisa incluir interconectam timing.

 

[always @ inteligente]

PigiPigi,

Em primeiro lugar, você pode tentar fazer a verificação funcional, isto é, sem simulação de execução do arquivo. SDF.Se tudo ok, depois avançar para a próxima.

2.executar verificação de sincronismo, ou seja, com simulação de execução sdf..Se tudo ok, então o seu projeto de trabalho é de 99%.Se não avançar para a próxima.

3.você pode tentar reduzir o relógio do sistema pela metade, e executar a simulação.se está ok agora.avançar para a próxima.se não ok, reduzir o relógio do sistema por outro meio.

4.recodificação e resynthesize por apertar a restrição de seu projeto.ou provavelmente reduzir a sua exigência relógio do sistema, se possível.

Espero que ajude

sempre (menos) inteligentes

 

[chiente]

Fluxo de Nice por alway (a) inteligente.

Aqui está apenas alguns opion;

- STA de seleção (análise de timing estático) após o cálculo demora.
uma vez começar a SDF, usando PrimeTime ou quaisquer ferramentas para verificar a cronometragem.
(** o mais importante verifique se não há nenhum loop de temporização no projeto)

- Se o tempo estiver bom, tente virar ON / OFF-calendário de verificação em sua simulação
ferramentas depois incluindo SDF.Se não é diferente, isso significa que você precisará
encontrar suas ferramentas manuais.

 

[wufengbo]

Talvez você pode executar uma simulação pós-síntese do primeiro.

 

[PigiPigi]

wufengbo escreveu:

Talvez você pode executar uma simulação pós-síntese do primeiro.

 

[wufengbo]

PigiPigi escreveu:wufengbo escreveu:

Talvez você pode executar uma simulação pós-síntese do primeiro.

 

[linuxluo]

oi,
pls check STA e as restrições de tempo limite é o mesmo que a realidade.

 

[PigiPigi]

Eu encontrei um erro.Eu uso um programador externo que se conectam a placa CPLD através de um cabo JTAG.Desliguei o meu conselho e, em seguida, CPLD CPLD meu programa.É sucesso!!então eu verificar.É sucesso novamente!!então eu desconectar o cabo jtag.Mas Ise pode programm meu CPLD e verificar de novo!!É um problema sério.Como pode me ajudar?