Posso controlar o processamento de síntese de Synopsys DC

[wkong_zhu]

Tenho uma exigência de que:
uma rede de certas deve ter apenas uma traçar o caminho em um momento único caminho.
ex:
lógica combinacional para F = s?um: um &b;
Quero que a rede 'a' a ter apenas um traço em um momento único caminho.

Se CC F mapa para um MUX e um e, depois de 'a' F 'existem 2 trace caminhos.
Eu não quero isso.

Eu quero F DC mapa "com a & F = (s ~ s & B).seguida de 'a' F ', existe somente um traço.De 's' F 'existem 2 trace o caminho, mas eu não me importo com isso.Só cuidado 'a'.Então é isso que eu quero.

Não me refiro à força fanout a 1.Eu quero dizer todos os caminhos de um pino para pontos de extremidade caminho certo momento, existe apenas um traço em um momento único caminho.Talvez a partir de "um" há 100 caminhos timing.mas em cada momento o caminho, só existe um traço de 'um' caminho para o ponto de cronometragem.

Existe alguma commant DC para controlar esta transformação?

Alguém pode me ajudar?
Desculpe, mas você precisa de login para ver esta penhora

 

[jiancongwoo]

u pode agrupar-lo,
em seguida, configurá-lo para não tocar Dom
set_dont_touch
try it

 

[no_mad]

Oi wkong_zhu,

Presumo u ainda tenho uma chance de mudar o código RTL ur.
u que posso fazer é mudar o estilo de código de ur Verilog
F = s?para: (a & b);

a declaração if-else codificador de prioridade ()
Código:sempre @ * / / verilog2k

começo

if (a)

F = s (~ s & b);

diferente

F = 0;

fim

 

[wkong_zhu]

Obrigado!

Mas eu tentei.Com a mudança RTL, não se pode conseguir o que eu quero.

Então eu instanciar células alvo diretamente biblioteca e colocá-las dont_touch.Mas há tantos deles, muito trabalho a fazer.