Por que tipo de dados o tempo é de 4-estado no sistema Verilog?

[yourcheers]

Será que qualquer corpo tem alguma idéia sobre por que tipo de dados TIME é 4-estado no Sistema Verilog. Não faz sentido ter "Lógica", "Reg" e "inteiro" 4-estado. Mas por que o tempo?

 

[dave_59]

A tempo tipo de dados é um sinônimo para reg [63:0] Esta é a forma como foi definido em Verilog, que só tinha quatro valores de estado. Originalmente tempo e inteiro foram un-dimensionada de modo que a execução poderia escolher tamanhos que eram ideais para uma determinada aplicação, mas foram posteriormente fixado em 64-bits do IEEE. SystemVerilog introduzidos dois valores de estado, mas não poderia alterar a definição de tempo por razões de compatibilidade com versões anteriores.

 

[yourcheers]

Oi Dave Rich, Obrigado pela explicação. Somente as pessoas que testemunharam a evolução do SV pode responder a isso. Obrigado pela ajuda.