Por algum módulo RTL não são vistos em netlist FPGA?

[quan228228]

Por favor me ajude.
Parece que não há qualquer problema no código.
Por que a ferramenta de optimização algum módulo?

O FPGA I ferramenta de síntese utilizada é synplify 8,6.

Obrigado!

David

 

[rsrinivas]

o código que u ter escrito pode ser Compatibe com o construído em blocos de FPGA e poderia ter inferido-los, eliminando assim ur código da netlist na maioria dos casos, isso é o que desejar.
ex u ter escrito o código para um ficheiro de registo ea ferramenta de síntese foi inferida uma memória RAM de porta dupla.
simular e verificar netlist ur se é que lhe dá os resultados desejados.

atenciosamente
srinivas