Permitir integer overflow em VHDL

[vvanders]

Eu
estou no processo de conversão de um desenho de Verilog para VHDL, uma das partes do meu projeto contém um buffer circular que acabou usando um contador que capotamento de volta a 0 quando ele transbordou em Verilog.

Existe alguma maneira fácil de fazer isso no VHDL?Estou usando uma do tipo inteiro, "read_cnt: inteiro DEPTH-1-0" para a minha variável, mas o simulador lança um índice fora dos limites quando eu executá-lo eo valor vai caminho DEPTH-1.

 

[shanmugaveld]

Eu não KNW abt inteiro ...
Em vez de utilizar std_logic_vector inteiro.este mwy útil para u..

 

[alexadmin]

vvanders escreveu:Existe alguma maneira fácil de fazer isso no VHDL?
Estou usando uma do tipo inteiro, "read_cnt: inteiro DEPTH-1-0" para a minha variável, mas o simulador lança um índice fora dos limites quando eu executá-lo eo valor vai caminho DEPTH-1.

 

[vvanders]

Eu estava esperando que eu não teria que fazer isso e VHDL teria um tratamento muito mais C gosta de inteiros, ah bem.