perguntas sobre o comparador de histerese

J

John Xu

Guest
oi, Nós desiged um comparador de histerese com o processo de TSMC 0.25um. A histerese é alvo de comparayor 17mV.The circuito utilizado é a topologia conhecida como anexo. Os resultados de teste em silício histerese é como abaixo: ******** VTRP amostra + VTRP-amostra 1 0,906 0,898 0,906 0,898 2 ******** O nível refernce é 0.9mv. A partir dos resultados, podemos ver que a sua histerese é apenas 8mV eo unsysmetry óbvia para os dois pontos viagem. Duvidamos que a incompatibilidade causou. Mas nós temos utilizado a técnica centróide no layout para aqueles dispositivo emparelhado e também você pode ver que nós usamos de grande porte para melhorar a condizer. Então, por que a degradação do desempenho tão sério? Esta comparação é uma parte fundamental no nosso sistema. Assim, o accuarcy é importante para nós. Quer dar-nos alguns conselhos sobre esta questão? Graças, em adavnce
 
Eu acho que se você aumentar (W / L) do M6, M7; hystersis aumentado. e pode melhor para aumentar (W / L) do transistor fonte de corrente (M5) também.
 
pode ser reduzir trasistors de entrada! aumentar a M6, 7! aumentar a corrente de cauda (se possível)
 
Caro Davood Amerion e vbhupendra, parece que você está falando tópicos diferentes do que John disse Xu. Você está falando sobre o efeito que irá afectar a largura de histerese. Não é a resposta possível para o John phenomen mencionados. Quanto a mim, deve ser causado por algum desencontro. Estou certo de que pode ser incompatibilidade allevated ao invés de eliminado quando estrutura comum centróide. Mas, quão grande é a incompatibilidade allevated? Eu não tenho tanta certeza. Talvez alguém poderia dar uma regra de ouro.
 
Oi gente, eu sou acordada com sunjiao3. É por causa da incompatibilidade. Mesmo se você usar métodos comuns de centróide e aumentar a área de transistores para obter melhor mathing, um descompasso de cerca de alguns mV é expectável em tecnologia CMOS. Quero dizer, mesmo se você usar os melhores métodos de correspondência, uma incompatibilidade sobre um mV poucos (
 
[Quote = AmpOp] Olá pessoal, estou acordado com sunjiao3. É por causa da incompatibilidade. Mesmo se você usar métodos comuns de centróide e aumentar a área de transistores para obter melhor mathing, um descompasso de cerca de alguns mV é expectável em tecnologia CMOS. Quero dizer, mesmo se você usar os melhores métodos de correspondência, uma incompatibilidade sobre um mV poucos (
 
oi, AmpOp, eu tenho alguns confusos sobre seu dizer. "Então, ficando uma histerese de 17mV com a configuração é, na minha opinião, impossível. ' Quer dizer que porque o Voffset em tecnologia CMOS é de cerca de 10mV ou mais, o comparador com histerese de 17mV isn 't razoável. Talvez nós devemos projetar um comparador com histerese mais?
 
leebluer, acho que sim. Não só porque a vos, mas também a largura da janela de histerese varia de acordo com incompatibilidade. Assim, aumentar a largura de histerese irá aliviar o efeito da incompatibilidade de alguma forma. Eu li alguns artigo sobre o efeito allevating incompatibilidade na compaper. O melhor que tem uma variação de 1mV do centro.
 
Oi, não tenho a certeza que se o projeto de uma histerese de 17mV é possível. Como solução, você pode usar um amplificador operacional com correlacionadas de dupla amostragem (para eliminar o offset do amplificador) para amplificar o sinal e depois usar um comparador com histerese de cerca de 100mV ou mais (dependendo do ganho do amplificador CDS) . Você pode tentar encontrar um comparador com histerese de 17mV, mas eu não tenho certeza se você terá sucesso. Uma vez, eu precisava de um comparador com histerese de cerca de 50mV. Mas quando eu simuladas diferentes estruturas nos cantos do processo e, decidi mudar o meu projeto do sistema, a fim de não precisar de um comparador com histerese 50mV.
 
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