Perguntas em PLL

[wylee]

Eu sou novo para PLL e gostaria de saber algumas respostas abaixo:

1.O que é uma taxa plena
e meia taxa fase detector?o que é melhor?PFD digital é uma taxa plena detector?

2.Porque nós usamos lag-chumbo filtro no loop PLL?porque não basta lag filtro (LPF normal)?é para a estabilidade fins?

3.Que tipo de filtro loop é mais comumente utilizados?lag filtro activo ou activos PI filtro
e porquê?
Última edição por wylee em 18 agosto 2006 3:43, editado 1 vez no total

 

[surianova]

wylee escreveu:

Eu sou novo para PLL e gostaria de saber algumas respostas abaixo:1.
O que é uma taxa plena e meia taxa fase detector?
o que é melhor?
PFD digital é uma taxa plena detector?2.
Porque nós usamos lag-chumbo filtro no loop PLL?
porque não basta lag filtro (LPF normal)?
é para a estabilidade fins?3.
Que tipo de filtro loop é mais comumente utilizados?
lag filtro activo ou activos PI filtro e porquê?

 

[khouly]

Acho que metade ea taxa plena fase decetors são utilizados na CDR "relógio e da recuperação dos dados"

mas em PLL como um multiplicador frequência ou frequências synthizer "normalmente usam o encargo com BOMBA PFD

khouly

 

[safwatonline]

sim meia tarifa e taxa plena PD são PD para CDR,
i qoute:
Citação:

O PLL implementa uma arquitetura de taxa plena, devido à sua simplicidade estrutural e operacional robustez em relação a vários padrões de dados.
Em comparação com a metade das taxas de arquiteturas [6], cheia de taxa CDR circuito exige maior velocidade [7].
Por outro lado, a metade das taxas de desenhos exigem alta velocidade multifásicos relógios (ou dados) que precisam ser muito bem adaptado para evitar a degradação no jitter tolerância.
Como resultado, em total de taxa de CDR, o desenho do oscilador tensão-controlado (VCO) é simplificada e os layout físico do CDR pode ser muito denso para minimizar parasitics, que, por sua vez, contribui para melhorar a velocidade e reduzir o ruído engate.

Além disso, o total de taxa de CDR gera uma baixa taxa de jitter full-relógio, que é aplicada a um flip-flop retime para os dados a partir da entrada amplificador.

 

[jfyan]

wylee escreveu:

Eu sou novo para PLL e gostaria de saber algumas respostas abaixo:1.
O que é uma taxa plena e meia taxa fase detector?
o que é melhor?
PFD digital é uma taxa plena detector?2.
Porque nós usamos lag-chumbo filtro no loop PLL?
porque não basta lag filtro (LPF normal)?
é para a estabilidade fins?3.
Que tipo de filtro loop é mais comumente utilizados?
lag filtro activo ou activos PI filtro e porquê?

 

[wylee]

Parece que a sua utilização cobrar bomba PLL arquitetura é prática bastante comum nowdays.

Em vez de utilizar ativa / passiva loop filtro, bomba com um encargo
Cap. substituir esse bloco.Qual é a vantagem
e desvantagem de se utilizar uma bomba no cargo PLL?No caso da PFD, a PFD me deparei com sempre é de 2 DFF e E portão.Existe alguma outra arquitetura melhorou cerca de desenhos?

 

[safwatonline]

wylee escreveu:No caso da PFD, a PFD me deparei com sempre é de 2 DFF e E portão.
Existe alguma outra arquitetura melhorou cerca de desenhos?

 

[surianova]

wylee escreveu:

Parece que a sua utilização cobrar bomba PLL arquitetura é prática bastante comum nowdays.Em vez de utilizar ativa / passiva loop filtro, bomba com um encargo Cap. substituir esse bloco.
Qual é a vantagem e desvantagem de se utilizar uma bomba no cargo PLL?No caso da PFD, a PFD me deparei com sempre é de 2 DFF e E portão.
Existe alguma outra arquitetura melhorou cerca de desenhos?

 

[wylee]

Li recentemente a cerca de "zona morta" enfrentados na PFD.

É "Dead Zone" o único grande problema na concepção de um PFD?

Aqui está um relatório feito por aluno (i think) i foung na web,
que utilizam um atraso de cadeia minimizie zona morta no clássico PFD (2 DFF, 1 e tipo PFD)
http://www.ics.ee.nctu.edu.tw/ ~ cywu/course/aic92_2/chap17_1.doc

Alguém pode me sugguest qualquer nova arquitectura PFD / papers que minimizem / cancelar este fenômeno?
Desculpe, mas você precisa de login para ver esta penhora

 

[safwatonline]

Penso que a solução utilizada é adicionando um atraso no caminho reset (quer pelo inversor corrente ou através da introdução de um grande cap. carga), esta diminuição dos mortos wil-zone, mas pode introduzir o chamado "blind-zona, mas, tanto quanto eu lembre-se que os cegos possam zona irá afectar apenas o tempo para se resolver, não é um grande espectro sobre u então não é problema