pergunta VHDL?

[andonie12]

Você tem três sinais de entrada e um sinal de saída.

clk: in std_logic;
srl_data: in std_logic;
srl_data_enable: in std_logic;
prl_data: in std_logic_vector (15 downto 0);

A pedido do cliente:
1) Ele quer levar a série de dados "srl_data" e convertido em dados paralelo "prl_data", mas eles poderiam enviar o srl_data "e os" srl_data_enable "sinais separados entre si por ± 16 bits.

A questão é como vamos posição de ambos os srl_data "com o" srl_data_enable "assim que nós podemos converter a srl_data" para "prl_data"

 

[echo47]

1.Você não pode porque não há nenhuma entrada dizendo que a quantidade de inclinação correta.
2.Você não pode porque prl_data é definido como entrada.