S
Shenghuo
Guest
Eu encontrei um problema que não consigo resolver quando eu utilizar ISE Xilinx na minha concepção.
ao analisar o projeto de alto nível, o erro acontece com as informações, seguido:
No padrão obrigatório para a componente: <memory_cntr>.Portos <EN_a,EN_b> não coincidem.
Por favor, me diga por quê.Tenho ligado o 2 portas separadamente a 2 sinais, e esses 2 sinais também estão ligados a outros portos do submódulo.
ao analisar o projeto de alto nível, o erro acontece com as informações, seguido:
No padrão obrigatório para a componente: <memory_cntr>.Portos <EN_a,EN_b> não coincidem.
Por favor, me diga por quê.Tenho ligado o 2 portas separadamente a 2 sinais, e esses 2 sinais também estão ligados a outros portos do submódulo.