Pergunta sobre FPGA e estados elevados 'Z'

[david119]

Oi a todos, eu quero ligar um FPGA machXO (3.3V) para um chip de memória atmel paralelo EEPROM (3.3.V) através de um ônibus. Aqui estão as folhas de dados: machXO fpga Atmel EEPROM http://rocky.digikey.com/scripts/ProductInfo.dll?Site=US&V=313&M=AT28BV64B-20PI Eu sou bastante novo para FPGA e inexperiente, então eu decidi começar com uma circuito pequeno teste para comprovar que as saídas da FPGA de alta 'Z' não produziria qualquer contenção de barramento. Escrevi quatro Tri_state_buffer em VHDL. A linha principal do código é: dados

 

[lambtron]

É possível que você tenha as saídas configuradas com fraca pull-ups habilitado. O de i / o pode ser configurada com nenhum pull-up, pull-down, ou fraco. Fraco pull-ups que explicaria a tensão que você vê, mas não vai fornecer corrente suficiente para fazer com que o levou a emitir.