[Pergunta] gating célula relógio

[gerade]

Oi, All, Atualmente nos deparamos com um problema com células gating relógio. Synplify sempre acrescenta um portão e atrás do trinco, os insumos para a E são um relógio global (normalmente com o sufixo iso) eo relógio gerado a partir da trava. o VHDL é mostrado abaixo, biblioteca ieee; use ieee.std_logic_1164.all; clock_gating entidade é a porta (CPen: out std_ulogic; CP: em std_ulogic; EN: em std_ulogic; TE: em std_ulogic); clock_gating fim; arquitetura rtl de clock_gating é latch_enable_s sinal: std_ulogic; sinal clk_latched_s: std_ulogic; sinal clk_enable_s: std_ulogic; começar - OU portão para TE antes latch_enable_s clock gating trava

 

[gerade]

alguém pode me dar uma mão?

 

[r_e_m_y]

Oi gerade, Quando você escreve:

 clock_gating_latch: processo (CP, latch_enable_s) começam if (CP = '0 ') then clk_latched_s