O zero antecipador

[Galos]

Oi, Alguém pode me ajudar com o código Verilog de liderar antecipador zero. Seu trabalho parece um pouco complicado! Qualquer tipo de ajuda será bem vinda ... Obrigado

 

[j_andr]

Oi, Alguém pode me ajudar com o código Verilog de liderar antecipador zero. Seu trabalho parece um pouco complicado!

google? não tenho certeza se a seguir é o que você precisa, mas é complicado ... e muito rápido, em geral - um '1 'na posição' i 'no vetor de entrada define '1' na posição 'i' no vetor de saída e redefine todos os bits de saída abaixo 'i'; [= sintaxe Verilog] módulo leading_zero (entrada [BIT_W-1: 0] d_in, saída reg [BIT_W-1: 0] d_out, saída reg [NR_W-1: 0] nr_of_zero, saída reg [NR_W-1: 0] one_position); localparam BIT_W = 16, = NR_W log2 (BIT_W); reg [BIT_W-1: 0] clr; genvar i; gerar for (i = 0; i