o que as ferramentas utilizadas no nível do sistema de verificação

Z

zhangpengyu

Guest
Oi a todos! O que há de ferramentas populares utilizados para verificação de nível de sistema? Obrigado! zhpy
 
Eu só uso Verilog, e pensar Verilog pode fazer qualquer coisa.
 
Eu acho que se um projeto é includeing cpu ou MCU, deve usar montagem ou c para verificar
 
Oi zhangpengyu: Se você chip design de comunicação, eu acho que vera | e será uma escolha para verificação.
 
Você deve usar SystemC por causa de sua conveniente. Além disso, é uma ferramenta de código-fonte aberto.
 
Há vários methodologis pelo qual você pode fazer a verificação algumas das ferramentas estou mencionando abaixo - a. Specman base ou b. Micropack base (ARM) ou c. SystemC (cadência) ou base d. TCL / TK base ou e. VHDL / Verilog baseado ou f. Combinação do acima
 
Existem várias ferramentas de que você pode fazer a verificação. mas eu digo Specman ou Sistema C + perl é muito boa opção, tradicional Verilog é baseada tipo de hardware mais ou menos, não deveria ser assim. Verificação env deve ser do tipo de software.
 
A ferramenta de verificação mais popular que pode suportar nível de sistema é SpecmanElite de Verisity Co. Ele inclui tanto das estruturas de baixo nível e de alto nível para escrever as propriedades e afirmações. As estruturas de baixo nível inclui CTL e LTL. Mas alto nível estruturas incluem algumas estruturas como classe em C + +. Por exemplo, você pode descrever um CPU com base em uma estrutura como definição de classe em C + + e escrever muitas propriedades com base nele. Portanto, você pode escrever algumas descrições de alto nível que são neccesary a fazer ao nível do sistema de verificação. Desta forma, você é capaz de fazer a verificação de equivalência, se você descrever o sistema em um alto nível de abstração. Atenciosamente, KH
 
spauls, você poderia dar uma explicação de como que tipo de tarefas vai usar perl para implementar, que tipo de tarefas vai usar usar SystemC para implementar? como gerar dinamicamente estímulos com SystemC? como especificar um caso de teste com um testbench SystemC baseado? obrigado
 
Id depende da natureza do projecto. Mostltly nível do sistema verifcation invloves Verilog (reutilizados de nível de bloco ou nível Chip Full), partes do código C (drivers ou o código de inicialização ou outro intrerupt código relacionado) desenvolvidos pela equipe de Software ou foem teh equipe ware, código Asssembly (se um processador está envolvido), pli rotinas de vincular-se tudo isso. Nem sempre é necessay ter esta configuração. Para o deisgn que tem depency software GUARDE (menas apenas alguns sretting regiates ou iniciando-se) puro verilog / C / Specman / Vera pode ser usado. Minha opinião é que personl SystemC é mais usado para modelagem de desempenho no SysyemLevel que diretamente usando isso para o verifiication levele sysyem
 
C / C + + Se ela está relacionada com o processamento de sinal digital, SPW / GOSSAP / Matlab / Simulink pode fazer.
 
Não há uma resposta geral para esta pergunta. Ele depende da complexidade do trabalho, o recurso que você pode usar. claro o seu hábito, ao mesmo tempo.
 
u pode fazer uma coisa boa fazer a mão em qualquer linguagem como Verilog, C.and u pode fazer comando em qualquer linguagem de verificação. ou ele 1.tcl/tk 2.vera 3.System c 4.System Verilog 5.arm
 
Depende do que você deseja simular ou modelagem: Digital: SystemC, VerilogC C / C + + VHDL / Verilog (Modelsim, LDV) Analógico: Matlab (para sistemas muito complexos, como receptor de com rf frontend, sigma-delta conversor, baseband processador) C / C + + complexo e difícil de ler para outros designers, mas muito rápido AHDL / VHDL-AMS Bom para baixa complexidade da parte analógica, bom para a integração com o Saber sistema digital [b ] sinal misto [/b] uma combinação das ferramentas descritas acima, na maioria dos casos devido ot retardar o loos desempenho do simulador [/b]
 
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