O que é VHDL equivalente para este código verilog

[raghava]

Olá a todos, eu estou no processo de conversting algum trecho de código VHDL para Verilog. O que poderia ser o código VHDL equivalente para o código Verilog seguinte. Este código é parte de meu arquivo de cabeçalho verilog. Esperando respostas. ************************ 8 `1` definir formas SHAPES ifdef parâmetro INPUT_BMP = ".. / data / input / shapes.bmp"; WL parâmetro = 8; parâmetro IR = 13'd384; parâmetro IC = 13'd512; parâmetro THRESHOLD = 200; parâmetro OUTPUT_BMP = ".. / saída de dados / / corner_shapes.bmp"; `endif [size = 2] [color = # 999999 ] Adicionado após 1 hora 33 minutos: [/color] [/size] Olá a todos, O equivalente para 'ifdef é em VHDL é se gerar gerar final; Mas a minha questão é onde ele deve ser colocado no código. Estou esperando respostas.

 

[FvM]

VHDL não tem método similar para fornecer parâmetros condicional como com um ifdef Verilog. A melhor solução depende da finalidade respectiva. Candidatos promissores são: - matrizes constante e uma constante genérica como índice - define todos os parâmetros condicionais em um pacote e alterar o pacote para obter uma variante diferente Geralmente, sugiro consultar um detalhado livro de texto VHDL ou manual de referência para aprender sobre a linguagem VHDL conceitos. O manual Synopsys é profunda. http://www.cse.unsw.edu.au/ cs3211/refs/vhdl1.pdf ~