O que é o limite negativo substituído por 0?

[wls]

Olá. Eu uso vcs para executar a simulação portão com backannotate sdf, e começaram a mensagem requerida + neg_tchk. Em seguida, adicione + neg_tchk para o meu script testbench, mas tem "Aviso SDF: limite negativo substituído por 0". Eu verifico verilog módulo YCDF5, e tem os US $ setuphold construir nele. Caso não, é capaz de lidar com configuração negativa? ******** Erro SDF em tb_top.dut.y_reg_0_ instância de módulo YCDF5:. / Alumimos_se.sdf: 453, Error SDF: necessidades CONFIGURAÇÃO Negative + neg_tchk, substituído por 0 ******** SDF aviso no tb_top.dut.y_reg_0_ instância de módulo YCDF5:. / alu_se.sdf: 453, Aviso SDF: limite negativo substituído por 0, use $ setuphold na fonte Verilog. Aviso SDF em tb_top.dut.y_reg_0_ instância de módulo YCDF5:. / Alu_se.sdf: 456, Aviso SDF: limite negativo substituído por 0, use $ setuphold na fonte Verilog. Aviso SDF em tb_top.dut.y_reg_1_ instância de módulo YCDF5:

 

[woodyplum]

Limite negativo substituído por 0 deve ser seguro no desenho do circuito, enquanto que fará com que o desencontro entre a STA eo VCS, se você usar o cheque setupholod tempo no seu modelo e ligue o negchek (ou algum como este em vcs manuan) switch, deve estar de volta annanotated.

 

[wls]

Olá woodyplum. Como podemos ter certeza de que limite negativo ou negativo de configuração / retenção é seguro na assinatura de fora de uma simulação de design. Que é alguma coisa que eu estava tentando encontrar a resposta? Há algum exemplo de código que têm estes casos de teste e ajuda a verificar se é seguro? O que poderia causar limite negativo? Cumprimentos.