o que é erro neste código vhdl?

[lzh08]

- fdiv_even. vhd
LIBRARY ieee;
USE ieee.std_logic_1164.all;

fdiv_even pacote é
div_even função (ClkIn: in std_logic)
std_logic retorno;
end;

fdiv_even corpo pacote é
SINAL Clk: std_logic;
div_even função (ClkIn: in std_logic)
std_logic retorno é
BEGIN
PROCESSO (ClkIn)
BEGIN
IF ClkIn'event E ClkIn = '1 'THEN
Clk <= NOT Clk;
END IF;
END PROCESS;
ClkOut <= clk;

END;

- fdiv_even. vhd
LIBRARY ieee;
USE ieee.std_logic_1164.all;
work.fdiv_even.all utilização;

div_top entidade é
porto
(
ClkIn: in std_logic;
ClkOut: out std_logic
);
end;

arquitetura de ação é div_top

processo (ClkIn)
começo
ClkOut <= div_even (ClkIn);
end process;
end;

 

[tkbits]

Será esta a síntese ou simulação?

Eu não ficaria surpreso se uma ferramenta de síntese recusou-se a sintetizar este código.

 

[Kukaz]

fdiv_even corpo pacote é
SINAL Clk: std_logic; - SIGNAL declaração não pode ser aqui
div_even função (ClkIn: in std_logic)
std_logic retorno é

- Declaração de variável AQUI
- E variável de retorno, por exemplo, ClkOut!

BEGIN

PROCESSO (ClkIn) - apenas afirmações sequencial ...

<img src="http://www.edaboard.com/images/smiles/icon_sad.gif" alt="Triste" border="0" />

(
BEGIN
IF ClkIn'event E ClkIn = '1 'THEN
Clk <= NOT Clk;
END IF;
END PROCESS;

ClkOut <= clk;
- Resultado da função Return AQUI
- Por exemplo ClkOut retorno,
END;