Novo no desenho digital e síntese ... algumas perguntas que eu tenho.

[dexter_ex_2ks]

Olá a todos

<img src="http://www.edaboard.com/images/smiles/icon_biggrin.gif" alt="Muito Feliz" border="0" />Tenho algumas perguntas sobre Digital Synthesis.Sei que pode ser feito em síntese Synopsys (este é um caminho, existem mais).Qual é a diferença entre Analyzer Design e Design Compiler?Tem alguém incluídas nos outros?Para o que é um e para que é o outro?E para quê é VCS?ISE E para quê?Que um é para RTL codificação, síntese, simulação, verificação e, provavelmente, layout.

Thanks in advance.

 

[viju]

Oi,
1.
Disign visão é baseada GUI versão do DC.DC inclui Design visão.Pode ser GUI baseada ferramenta que não é tão poderosa DC versão de linha de comandos.

2.
VCS, é um simulato de Synopsys.Suporta Verilog, VHDL e todos mais todos HVLs (hardware verificação línguas ... como System Verilog, System C, Vera, c interface baseada ... e no futuro 'e')

3.
ISE é de Xilinx Inc. Ele é usado para a síntese,
a P & R e bitstream geração para Xilinx FPGAs e CPLDs.Embora CC pode ser usada para ASIC (ou seja, com base em libaries) e DC-FPGA para FPGA apenas para vendedores apoiada (por exemplo, Xilinx, @ ltera etc) e os dispositivos suportados.

4.
Não ferramenta é necessária para a RTL codifica ...você tem que digitar o código em qualquer editores.
Para síntese, já mencionado acima.Para efeitos de verificação (funcional) e simulação VCS é usar.

hope this helps .....

 

[dexter_ex_2ks]

Muito obrigado, pela sua resposta.
Portanto, é de ISE Xilinx, eu entendi.Realmente um queria saber o que é IC-Compiler (de Synopsys) não ISE (meu erro), mas é bom saber.
Então agora eu
estou usando (onde eu
estou estudando) Icarus Verilog (é um compilador livre Verilog GtkWave para exibir simulação ondas, Icarus Verilog pode sintetizar Verilog ao portão nível, eu belive it's EDIF formato.) Mas eu não conheço nenhum ferramenta que pode ler esse formato (quer dizer, para mostrar esquemática, o portão de nível).Vou pedir ao meu Universidade ferramentas que eles têm para estudo objetivo.
Então, eu tenho mais uma pergunta, Synopsys IC compilador, saber, Primetime, cosmosscope para aquilo que é?

E eu compreendi que eu precisar de algum arquivo tecnologia de síntese (Quero aprender a ver como ele vai ser sintetizada Verilog meu código, e após esse tempo, apenas para estudo).

Existe alguma tecnologia arquivos livres (fins de estudo).E onde posso baixá-los?

Agradecemos antecipadamente, e desejo-vos um tenha um bom dia!

 

[viju]

Oi,
EDIF arquivo é apoiado por muitas ferramentas.Para exmple OrCad de captura esquemática (esquemático e PCB design software) é capaz de abrir este arquivos.EDIF é muito comman norma em toda a indústria.

Eu não sei sobre as ferramentas como o "saber" e "cosmosscope" ...Sei sobre Primetime.Primeime é estática calendário ananlysis (STA) ferramenta de Synopsys.É mundos mais reconhecidas eda ferramenta para STA.É infact registe-off ferramenta de sta.

Pela tecnologia biblioteca ..você pode encontrá-lo na universidade alguns sites ...como Oklahoma State University.
visite: http://avatar.ecen.okstate.edu/projects/scells/
para fazer o download.

 

[Salma Ali Bakr]

dexter_ex_2ks escreveu:Existe alguma tecnologia arquivos livres (fins de estudo).
E onde posso baixá-los?Agradecemos antecipadamente, e desejo-vos um tenha um bom dia!

 

[santhosh007]

dexter_ex_2ks escreveu:

Muito obrigado, pela sua resposta.

Portanto, é de ISE Xilinx, eu entendi.
Realmente um queria saber o que é IC-Compiler (de Synopsys) não ISE (meu erro), mas é bom saber.

Então agora eu estou usando (onde eu estou estudando) Icarus Verilog (é um compilador livre Verilog GtkWave para exibir simulação ondas, Icarus Verilog pode sintetizar Verilog ao portão nível, eu belive it's EDIF formato.) Mas eu não conheço nenhum ferramenta que pode ler esse formato (quer dizer, para mostrar esquemática, o portão de nível).
Vou pedir ao meu Universidade ferramentas que eles têm para estudo objetivo.

Então, eu tenho mais uma pergunta, Synopsys IC compilador, saber, Primetime, cosmosscope para aquilo que é?E eu compreendi que eu precisar de algum arquivo tecnologia de síntese (Quero aprender a ver como ele vai ser sintetizada Verilog meu código, e após esse tempo, apenas para estudo).Existe alguma tecnologia arquivos livres (fins de estudo).
E onde posso baixá-los?Agradecemos antecipadamente, e desejo-vos um tenha um bom dia!