Necessita de código para 0-1 Transição

[carrot]

Oi, quando a entrada é a transição de 0 a 1, de saída deve ser afirmado por 1 ciclo (em mesmo ciclo) com o relógio síncrono. como é que o código Verilog parece? Graças cenoura,

 

[sakthikumaran87]

always @ (posedge clk 0r negedge rst) começam if (~ rst) a_f

 

[carrot]

Necessita de relógio Synchrounous, com qualquer outro método simples. Obrigado

 

[sakthikumaran87]

u pode explicar claramente? eu não posso compreender a sua exigência?

 

[mrflibble]

Algo como isto: [= sintaxe verilog] reg your_signal; reg delayed_your_signal; reg edge_detect; always @ (posedge clk) começam delayed_your_signal