necessidade de verificação formal em FPGA vs ASIC RTL?

[FLEXcertifydll]

Em FPGA de verificação de protótipo, FPGA netlist é alguma diferente do netlist ASIC. Deve-se tomar a verificação formal, se houver incompatibilidade, como cobri-lo? Tais como IP ASIC -> IP FPGA .......?

 

[sunms]

Informações detalhadas é necessário!

 

[tony_taoyh]

Como eu sei, Synopsys está trabalhando neste problema com Xilinx ... Verificar Formatlity entre FPGA netlist e RTL, então Formalidade de seleção entre ASIC netlist e RTL, depois disso, acho que podemos colocar "=" entre ASIC netlist e netlist FPGA com mais confiança. Esperamos ajudá-lo ...

 

[bendrift]

às vezes RTL devem ser modificados para se adequar à estrutura do FPGA. é necessário tomar fomaltiy cheque?