ncverilog é mais rápido do que vcs?

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gaonkc

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ncverilog é mais rápido do que vcs?

I executar a simulação com o mesmo ambiente e processo de teste, o ncverilog é três vezes mais rápido do que vcs.

E sobre os seus?

 
Ye,

É verdade.Durante o porta-simulação nível, NC é mais rápido que VCS visível.

Talvez as duas ferramentas de utilização seqüência diferente de lidar com a atribuição de diferentes tipos de simulação.

Qualquer pessoa pode nos dar uma razão detalhe?

Obrigado

 
AlexWan escreveu:

Ye,É verdade.
Durante o porta-simulação nível, NC é mais rápido que VCS visível.Talvez as duas ferramentas de utilização seqüência diferente de lidar com a atribuição de diferentes tipos de simulação.Qualquer pessoa pode nos dar uma razão detalhe?Obrigado
 
Oi,
Ouvi dizer que NC é algumas vezes mais rápido do que o VCS para nível do portão, e vice-versa para RTL.No entanto, aqui estão alguns pontos:

1.Ambos NC & VCS têm ciclo de eventos, bem como algoritmos baseados - então eles não podem simular qualquer código Verilog arbitrária.
2.Elas empregam cerca de heurísticas para aplicar ciclo / evento e que possam fazer esse tipo de diferenças.
3.Durante VCS executado, você vê "ACC / capacidades PLI habilitado para o projeto todo" tipo de mensagem durante a partida?Se assim tentar consertar a primeira - que você pode obter 2 a 4x acelerar VCS dentro.

Good Luck
Ajeetha
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Thomson escreveu:AlexWan escreveu:

Ye,É verdade.
Durante o porta-simulação nível, NC é mais rápido que VCS visível.Talvez as duas ferramentas de utilização seqüência diferente de lidar com a atribuição de diferentes tipos de simulação.Qualquer pessoa pode nos dar uma razão detalhe?Obrigado
 
Oi aji_vlsi,
Pode dar-me um método de pormenor para acelerar o tempo de simulação dentro de vcs no portão de simulação de nível com anotação de volta SDF.

Obrigado,Adicionado após 4 horas e 49 minutos:Oi AlexWan,

A opção é sair do ciclo?
Não está no manual Synopsys.

 
e você deve comparar esses dois com a versão mais recente.Eu me sinto vcs é mais rápido.

 

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