na placa de interface adc

[techtronz]

Senhor, eu estou trabalhando na interface adc ..... Eu estou usando uma bitmapper Virtex II pro conselho, que tem um ADC bordo (ad9240) .... alguém pode me sugerir como proceder para escrever o código vhdl para ele ..... os parâmetros a serem considerados e que minha lista de portas deve conter ..... Atenciosamente. techtronz

 

[TrickyDicky]

O primeiro passo seria provavelmente ler o manual para o ADC

 

[hafeez]

Muito simples, Leia a folha de dados, e usar desenhos exemplo veio com a placa. Foi uma abordagem contínua de fornecedores para fornecer códigos para cada interface componente que estão disponíveis a bordo!

 

[techtronz]

Senhor, havia desenhos de exemplo foi o que teria sido fácil ..... mas a placa é de 10 anos ....... e desenhos de exemplo não está lá ..... As especificações ADC são gama de entrada - 0 a 5v taxa de amostragem - 10 MSPs Resolução - 14 bits tem 1.out controle de entrada de gama (OTR) 2.adc clk Então, quanto deve a freqüência de adc_clk ser ..... .. e desde a sua adc uma onboard ........ se fornecer uma entrada analógica através de um conector .... será o ADC-se iniciar a conversão ou eu devo usar os sinais início da conversão e da conversão final ........ Não postar se existe algum código de exemplo para um ADC bordo ......

 

[permute]

você está ciente de que você sabe o modelo do ADC em questão? talvez você também tem um esquema da placa. Em anycase, eu concordo - olhar para a folha de dados e esquemático. Nós não temos nenhuma idéia de onde o ADC recebe o seu relógio, ou onde / se o FPGA recebe uma cópia deste relógio de. talvez a ADC fornece o relógio (design pobre para IF amostragem). No que diz respeito taxa de amostragem, que é geralmente determinada através da aplicação, bem como o hardware no PCB usado para geração de relógio. editar - talvez o FPGA fornece o relógio. Isso é o que seria ruim para a IF amostragem.

 

[techtronz]

obrigado por seu tempo ....... o ADC obtém o relógio a partir do FPGA ......... Anexei a folha de dados do ADC que estou usando ....... u pode apenas passar por isso e sugerir a needfull .....

 

[TrickyDicky]

Eu cobrar por este tipo de trabalho por hora. Quanto você está disposto a pagar-me a fazer o seu trabalho?

 

[Electro_Nic]

Hahaha! amar o "eu cobrar por este tipo de trabalho por hora" .. De qualquer forma, depois de um olhar super rápido na folha de dados, parece que a Figura 1 está dizendo para você enviar um relógio para a besta. Em troca, dá-lhe dados. E, também, Especificações de comutação dar. Tc = 100 ns. Dirija o chip com um clock de pelo menos esse período (ou seja, clock de 10Mhz). Em sua VHDL, use um relógio ao dobro da velocidade isso. Então @ 20Mhz. 1 egde subindo, relógio ADC vai alto. Borda de subida 2, pegar os dados e apresentar OTR na linha. começar de novo a ficha de leitura, eu vi algo sobre os Rbias beeing o seletor de freqüência ou algo assim ... levar isso em conta (ah, e Shannon ou Nyquist) para frequência de amostragem. Ciao para agora

 

[techtronz]

Obrigado .....

 

[permute]

o FPGA está dirigindo o relógio. Neste caso, você tem o relógio amostra. Eu simplesmente passar o relógio para fora (use um componente ODDR com D1 = 0, D2 = 1) e usar a borda de subida do relógio mesmo para os dados do relógio em (garantir um IFF é inferida no relatório _pad.txt). Parece que cada polaridade relógio irá funcionar embora. A RCL para fora para o ADC é 8-19ns. dados para clocking em na mesma borda ainda vai cumprir setup / o tempo de espera para a entrada. clocking na borda oposta devem satisfazer setup / segurar bem.