"Não Borda permitido em nível sensível caminho" em comp

[jay_ec_engg]

Ao compilar o meu testbench verilog i am gettting "Edge não é permitido em nível sensível caminho" de erro que pode ser a razão?

 

[Big Boy]

Você pode dar um trecho de seu código-fonte? É difícil dizer sem ver o que está errado. Eu acho que você tem, por exemplo, um nível de sensibilidade registo (ou seja, trava de nível sensível) e que você está tentando atribuir um valor a ele usando uma declaração de ponta sensível.

 

[semiconductorman]

Fazer u começar isso quando compilar / simular o código?? simulador que, se você pode compartilhar o código tb?

 

[jay_ec_engg]

Quando eu estou tentando simular este banco de ensaios na época sua mostrando o seguinte erro .... "Não Borda permitido em nível sensível caminho" .. alguém pode me ajudar? ----------------------------------------------- Temp módulo ( clk, enableN, dados); entrada clk; entrada enableN; dados de saída; reg [15:00] temp; / / especificar a partir do banco de ensaios atribuir dados = enableN? temp [15]: 1'bz; sempre @ (negedge clk) se temp = # 35 {temp [14:00], temp [15]}; especificar specparam busoff = 40; specparam zero = 0; ((enableN!) posedge enableN *> data) = (zero, zero, busoff); endmodule endspecify / Temp /

 

[Big Boy]

Não tenho muita certeza, mas isso pode ser porque você especificar o atraso de propagação entre enableN borda levantando e outout de dados, quando os dados são atribuídos através de um trabalho contínuo? O atraso que você especifique se aplicam a uma transição de enableN, quando a saída 'dados' dependem enableN nível (em vez de borda). E se você especificar o atraso diretamente na declaração de atribuição contínua?