multiplicador de clock em verilog sim com o modelo

[satishbabub]

Olá, eu estava tentando implementar um multiplicador de clock através da introdução de um atraso a uma das entradas da porta xor aqui está o meu código do módulo CLKMUL (clk, A, B, C); entrada clk; saída de A, B, C; reg A; sempre começam A

 

[rca]

Por que você deseja multiplicar um relógio? Você quer que esse código foi sintetizar? # 2 não poderia ser a síntese.

 

[satishbabub]

eu não quero um código synthesizable .. eu só quero executar uma simulação simples cuja saída deve ter um período de clk chapéu duas vezes ...

 

[poluekt]

Use atribuir # 1 B = clk; para atribuição contínua

 

[rca]

se for apenas para testbench usar um relógio a uma velocidade duas vezes e dividir por dois