MOD10 ajuda seqüência de Counter-contagem

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TKruger

Guest
Oi eu ter projetado uma contra-BCD que é exibida em 2x 7 mostra segmento. Cada contagem de exibição 9 e repõe, isto é, a pelo menos significativo de exibição começa a 0 e quando ele atinge 9, que repõe a 0 e incrementa o visor mais significativas para um um e assim por diante. Mas a seqüência de contagem do menos significativo não está contando seqüencialmente, ou seja, 0,1,2 ... 9. Ele está contando estranho: 1,5,7,8,9. Agora a minha pergunta é: "Pode o sinal de clock influenciar a seqüência de contagem??" "Você precisa de um ciclo de 50% sobre o seu sinal de relógio?" Aqui está o meu código anexado - "mod10"
 
mais provável que o sinal claro não é sincronizada, de modo que os registros não são limpos adequadamente.
 
Oi TrickyDicky Como posso fazer a clara sincronizado? Você pode, possivelmente, fornecer-me com um programa? Irá ser apreciado greately. Obrigado.
 
Eu seu programa simulado - simulação de tempo (depois de síntese e de roteamento) e ele funciona muito bem. O ciclo não deve importar. Problemas podem ocorrer apenas se o seu relógio não é estável, ou se o ciclo de trabalho varia muito. Mesmo assim você deve ver uma sequência normal (0,1, 2), mas o tempo é estadias em cada número seria diferente. Qual a frequência que o relógio tem? Porque você incrementar seu contador em cada ciclo de clock, isso significaria que os números do seu monitor mudar a cada ciclo de clock (e se for acima de 100 Hz você deve ver todos os segmentos fraca no visor bit menos significativo). As únicas coisas que eu posso aconselhá-lo não é a utilização de tampão para o sinal de saída, uma vez que complica a lógica dentro do FPGA e evitar o uso de declarações recorrentes como bcd0
 
Oi Corin, como você está? Meu oscilador é um timer 555 rodando a 1Hz com mais ou menos um ciclo de 50%. Vou dar o seu código de uma tentativa e comunicar-lhe se ele funciona. Muito obrigado por sua ajuda eo código que você me deu, eu greately apreciá-lo. Considera Tiaan
 

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