Manchester Encoder

[Msakhy]

Estou tentando criar um circuito de Manchester Encoder usando um registrador de deslocamento PISO e uma porta XOR.Corri para alguns problemas.
: I need to synchronize the shift register output with the clock (clocking it) ie I need to delay the clock (running at 100 kHz) by td (the IC s time delay) which about 16ns.

Timing
1.: Eu preciso sincronizar a saída do registrador de deslocamento com o relógio (clock dele) ou seja, eu preciso de atrasar o relógio (rodando a 100 kHz) por td (IC s o tempo de atraso), que cerca de 16ns.
: I need to eliminate the edges caused by the simultaneous switching of logic states of the gate (XOR) inputs (ie NRZ/binary data and clock signal respectively)

2. Arestas múltiplas:
eu preciso eliminar as arestas causadas pela comutação simultânea dos estados lógica da porta (XOR) entradas (ou seja, NRZ / dados binários e sinal de clock, respectivamente)

Ajudar nesse sentido seria muito apreciada.Um projeto alternativo é também bem-vindos!

Email me at: khumalosn (at) webmail.co.za

 

[Jepeto]

Jogue com essa há alguns anos atrás
Não lembro o que fiz e maneira
Todas as portas estão 10ns pd
Desculpe, mas você precisa de login para ver esta penhora

 

[Msakhy]

Eu tentei simular o circuito e me deparo com 2 problemas acima mencionados.Eu quero saber se você realmente construído o circuito.Se assim for, o SIPO shift register IC você usou (eu usei um 4015 na minha simulação) e em que freqüência você estava cronometrando o sistema.Eu também tenho problemas de rastreamento como funciona o gerador de dados.

 

[Jepeto]

NÃO, sua simulação e apenas o registo de deslocamento é virtual
O gerador de dados é shift feedback forro registrar todos os componentes têm 10n a freqüência de clock pd 100Khz

 

[PaulHolland]

Oi, é muito simples.Use um D_FF (flip-flop D) e um XOR.A saída Q do D-FF está indo para uma entrada do XOR XOR ea entrada de outro vai para a entrada do D_FF.Agora você colocá-lo em fluxo de dados da D-FF e usar o relógio para o relógio da D-FF.Isto é como você faz MCH perfeito.

Paul.

 

[Jepeto]

Oi PaulHolland,
Sim, XOR sua boa idéia
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[PaulHolland]

Oi, o seu quase correta.Eu usei um D_FF simples e uma função XOR.Decodificação pode ser feito com um D_FF simples, na entrada de clock de colocar o sinal de relógio e D, será MCH sinal codificado.Isso é tudo

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Sorrir" border="0" />

.

Paul.

 

[Msakhy]

Oi
, the transition of logic state is delayed ie a ramp function (with rise time = tr and fall time = tf).

O problema é que na vida real,
a transição de estado atrasado ou seja, a lógica é uma função de rampa (com tempo de subida = tempo de queda = TR e TF).Quando as entradas do Estado XOR mudança nas bordas mesmo há indesejáveis (pontos) na saída.Veja o Problema dois acima.A maioria dos simuladores será realmente mostram esse fenômeno eu vejo os diagramas de momento não mostram iss método D-FF exibe os mesmos resultados, (XOR ou seja confundida com transições simultâneas) I simulado-lo no EWB Multisim9.Sim, a cascata e os portões não resolvem o problema dos atrasos (problema de um acima).

 

[Jepeto]

Acho picos ocorrem porque o relógio não sincronizar com a saída do registrador de deslocamento
Para evitar a falha tenta usar relógio de dupla freqüência
Relógio / 2 utilizado para o registo de deslocamento e relógio utilizado para a amostragem DFF
Porque relógio anterior ao relógio / 2 DFF vai trava dados antes de pico ocorrem por clock / 2
A saída será adiada por 1 Relógio / 2 ciclo<img src="http://www.edaboard.com/images/smiles/icon_cry.gif" alt="Muito triste" border="0" />CLK erro Schematic / 2 deve ser ligar a Q e não QN
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