MAC IP design CORE

[tavidu]

Agora eu estou projetando Mac (100M/1000M/TBI)
Mas eu me encontro com um problema.
Quando em modo de TBI, deirection RX, dois relógios são fornecidos pelo chip PHY:
RX_CLK_TBI0 e RX_CLK_TBI1, ambos são 62.5MHz.
Após o processamento TBI, RXD, RX_DV, RX_ER são transmitidos para MAC CORE,
mas como gerar 125MHz para sincronizar RXD para MAC CORE?

 

[dolby.yang]

Eu acho que você precisa de uma fonte externa clk.

 

[visualArt]

você pode virar com o aumento e borda de descida do clock 62.5MHz.É fittable a 125MHz.

 

[ashgun]

Quando você estiver usando o modo TCE em 1Gbps modo, o phy oferece 2 relógios de 62,5 MHz, mas como você está trabalhando em 125 Mhz de clock do seu lado mac você terá que usar esse relógio para sincronizar os dados para Core MAC

 

[tutu_xie]

O meu entendimento é:
Todos os Mac 100/1000M precisa de um CLK 125 milhões de recursos externos para alimentar PLL interno, você sabe, quando em 1GE modo, o MAC também precisa enviar esta clk para PHY