Módulo problema Top

[cenoura]

Em Xilinx, i'am capaz de sintetizar meu subblocos, mas quando se trata de alto módulo onde eu tenho dado como:

"Incluir" module1.v "
"Incluir" module2.v "
...........
"Incluir" module10.v "

Dá um erro dizendo: Erro na construção de hierarquia: module1 conflitos com module1.v já construído "

qualquer um pode me dizer como incluir os submódulos de topmodule.

 

[echo47]

Soa como seus arquivos estão sendo carregados por duas vezes.Normalmente você não quer usar "incluir" declarações para trazer em módulos Verilog.Se você estiver usando o Project Navigator, em seguida, elimine os "incluir" declarações, e usar o Project -> Adicionar recurso Fonte de colocar todos os seus ficheiros Verilog nas fontes "no Projeto" lista.