LVDS Receiver.

[xstal]

Oi amigos,
tanto já foi dito e discutido sobre LVDS neste conselho, eu ainda preciso de sua ajuda como eu sou deeling com LVDS primeira vez e precisam de sua ajuda.

Eu tenho um LVDS posto para fora com um par de linhas de dados e um par de linhas de clock.Eu tenho que implementar um receptor LVDS em um dispositivo Spartan3E.Por favor, deixe-me saber como criar um Rx LVDS.

Eu não tenho idéia do que é o formato de saída e ao calendário do TX LVDS que vou receber.Bem, eu posso pedir essa informação do vendedor, se eu precisar.<img src="http://www.edaboard.com/images/smiles/icon_confused.gif" alt="Confused" border="0" />

: O que mais eu preciso saber sobre a parte Tx de que vou necessitar para projetar um Rx LVDS?

O LVDS Tx fonte de alimentação do bloco é 3.3V.

<img src="http://www.edaboard.com/images/smiles/icon_confused.gif" alt="Confused" border="0" />

: Posso usar as OI de um banco de 2.5V para receber os sinais.Porque o max e min níveis de tensão de um sinal LVDS será diferente de 3.3V.

<img src="http://www.edaboard.com/images/smiles/icon_confused.gif" alt="Confused" border="0" />

: Posso usar o restante para outros OI aplicação LVTTL normal?

Obrigado

 

[echo47]

LVDS especifica apenas as características elétricas.Ele não especifica qualquer formato de dados específico ou a taxa de dados.Você precisa estudar o outro dispositivo para determinar que tipo de lógica de comunicação que você precisa em seu FPGA.

Informações gerais LVDS no Nacional "LVDS Manual de instruções":
http://www.national.com/appinfo/lvds/files/ownersmanual.pdf

Se você aplicar o fabricante especificado VCC para o controlador de LVDS, então ele irá níveis de tensão de saída padrão LVDS, e seu receptor LVDS FPGA irá aceitá-la bem.Não importa se o condutor eo receptor do VCC são diferentes, desde que estejam em conformidade com especificações do fabricante.

Você mencionou "2.5V banco" e "LVTTL" na mesma frase, no entanto Spartan-3E LVTTL exige 3.3V VCCO.Talvez você queria dizer, em vez de 2.5V LVCMOS LVTTL?

Para mais detalhes sobre LVDS mistura e outros I / O em um banco, ver quadros 6 e 7 em Xilinx DS312 ", SPARTAN-3E FPGA Family Completo Data Sheet".
http://www.xilinx.com/bvdocs/publications/ds312.pdf

 

[bharatsmile2007]

Oi,

U pode me explicar "tensão commom mode" no receptor LVDS?

Obrigado

 

[echo47]

Tensão de modo comum é a tensão entre o par diferencial e do solo.

 

[karikalan_t79]

design de referência LVDS na web Xilinx para a aplicação de vídeo

 

[eziggurat]

Existe código de exemplo LVDS em Malha http://www.latticesemi.com/products/developmenthardware/fpgafspcboards/71lvdsvideodemokit.cfm site.