Lidando com operações assinadas em verilog .. ajuda necessária

[hallovipin]

Oi módulo amigos (operand_1, operand_2, soma); entrada [07:00] operand_1, operand_2; saída reg [08:00] soma; reg [08:00] diferença; diferença começar inicial = 0; sum = 0; final sempre @ (posedge clk) começam a diferença = operand_1-operand_2; soma = soma + diferença; final Agora a questão é se a diferença é-ve (2-3) em algum momento o que vai acontecer para somar. se soma irá reconhecê-lo e diminuir ou não vai tratar a diferença como complemento de 2 e vai simplesmente aumentar

 

[FvM]

Deve-se notar, que Verilog também tem um tipo de dados assinado. Mas no caso da operação de adição e sub, isso não muda nada. A diferença entre sem sinal e complemento de dois assinado é apenas na interpretação dos resultados, o BitVector é o mesmo. Você pode querer verificar isso lápis e método do papel. Em alguns casos, a lógica de saturação pode ser desejado com operações aritméticas. Mas não é fornecido pelo suplemento básico e operadores de soma.