Latência fonte da fonte de relógio externo e PLL

[praneshcn]

Oi, quando temos uma fonte de relógio externo e um PLL dentro de um nível de design de chips a partir de que ponto até que ponto vai a latência fonte ser considerada. Como é um nível de design de chips considerar o pad relógio entre a fonte de relógio externo e PLL.

 

[vikramc98406]

No meu entender, se o relógio é de, Pin relógio externo (Say IO pinos) ----> ----> PLL Relógio Geração Latency Fonte Point é a partir da saída PLL to Point Relógio Geração Para os outros casos como abaixo Pin relógio externo Relógio -----> Generation Latency fonte pontual é de IO pino para Relógio Chegar ponto / ponto Generation alguém pode colocar seus comentários sobre este assunto.

 

[iwpia50s]

Isso soa mais como você tem duas fontes de relógio e eles são ou selecionável, ou eles dirigem clocks diferentes sobre o chip. Se eles estão dois relógios diferentes, então você precisa especificar tanto latências fonte como afirma vikramc98406. Se os relógios são selecionáveis, então você precisa criar dois arquivos SDC e selecione um relógio ou outro e definir a latência fonte, conforme especificado pelo vikramc98406.

 

[chethancta]

latência source = fonte (oscilador) para clk defination pin (chip clk pin) a latência da rede = clkpin (port def) para fracasso clk pin