Lógica Sar 2 sample clock hlep período de pulso??

[wls]

Olá. Eu estou tentando modificar o controlador lógico existente sar como abaixo de modo a ter período de amostragem de pulso de 2 período de relógios, mas não pode? Consegui fazê-lo funcionar em simulação rtl mas uma vez executado pré-gate lavel ele não pode trabalhar? Alguém pode ajudar a modificá-lo para dar como 2 relógios de pulso demora período para amostra? Preso também é o pdf a partir de web que eu usei como exemplo. Thx. / / ADC controlador módulo controlador (clk, GO, válido resultado, amostra, valor, cmp); entrada clk; entrada de entrada / relógio / go / / ir = 1 para realizar a conversão de saída válida; / / válido = 1 quando a conversão saída terminou [07:00] O resultado / / 8 bits o resultado da amostra de saída de saída; / / para o S & H saída do circuito [07:00] Valor; / / para DAC entrada cmp / / de comparitor reg [01:00] Estado; / estado / atual em máquina de estado reg [07:00] máscara; / bit / para testar em busca binária reg [07:00] O resultado / / segurar parcialmente convertida resultado / estado / parametrização sWait = 0, sSample = 1, sConv = 2, sDone = 3; design / / síncrono always @ (posedge clk) começam a se estado (go!)

 

[jducluzeau]

Você quer pulso de amostra tem dois períodos de comparação, em seguida, começa relógios. Ou você quer comparação começa após o período de relógio fisrt de amostra? Em ambos os casos, você pode tentar entender como a comparação mentos 8 ciclos. Você pode usar a mesma forma yo tem dois ciclos de clock para a amostra. Regars, Jerome