Inteiro Verilog e reg?

[davyzhu]

Oi tudo, ouvi dizer que tem Verilog tipo inteiro. Alguém disse inteiro pode ser assinado ou não assinado. Como declarar inteiro assinado? E qual é a diferença com inteiro e assinado reg [31:0] (complemento para 2)? Qualquer sugestão será apreciada! Atenciosamente, Davy

 

[eda_wiz]

Eu acho que você cannt declarar especificamente assinado ou não assinado inteiro como na linguagem C. O valor será armazenado como assinado quando você declarar inteiro. não há diferença entre reg [31:0] e inteiro para a síntese.

 

[yuenkit]

inteiro é assinado de 32 bits. a diferença entre reg assinado de 32 bits e inteiro ... Foi-me dito que, por inteiro, se o valor atingir o máximo, por exemplo, 32'h7FFF_FFFF, não importa o valor de u em adicionar, o valor permanecerá como 32'h7FFF_FFFF. mas para reg assinado, se u adicionar 1 para 32'h7FFF_FFFF, o valor irá para 32'h0000_0000. Eu não tenho tempo para verificar isso. Diga-me se ter verificado que

 

[maxsnail]

inteiro vai rolar a 0 quando estouro, mesmo que reg, ele pode ser usado em comparar expressão, como (i

 

[Thomson]

[Quote = davyzhu] Olá a todos, ouvi dizer que tem Verilog tipo inteiro. Alguém disse inteiro pode ser assinado ou não assinado. Como declarar inteiro assinado? E qual é a diferença com inteiro e assinado reg [31:0] (complemento para 2)? Qualquer sugestão será apreciada! Atenciosamente, Davy [/quote] Por favor, veja o Verilog-2001 spec. Thomson