integrador problema de saturação

[finerain22]

Eu sou um novato para Modulador Sigma-Delta. Agora eu trabalhando em um dois modo SDM, ENOB = Punho 13BIT eu faço simulação ideal em Matlab, e encontrar o balanço de saída do integrador é-3v ~ 3 v 3.3v Mas transistores são utilizados em nosso projeto, isso significa que o design em Matlab é impróprio, eu tenho que escolher um outro conjunto de coeficientes? Outra questão, no Intorductio livro para Moduladores Sigma-Delta (Schreier), há uma discribs chaper circuitos exemplo. O autor disse no livro, devido à simulação em Matlab usar apenas uma como unidade, o designer para fazer alguma conversão de forma sem unidade de tensão real. Será que esta escala ou desnormalização afetará o balanço saída do integrador? e por quê?

 

[finerain22]

Depois de tensão descamação, o balanço de saída do integrador em SDM usando verilog-se um modelo diferente do modelo SDM usando o modelo de Matlab, como é que isso acontece?

 

[ShaunZ]

[Quote = finerain22] Depois de descamação de tensão, o balanço de saída do integrador em SDM usando verilog-se um modelo diferente do modelo SDM usando o modelo de Matlab, como é que isso acontece? [/Quote] Isso depende do seu verilog-modelo. Mais op-amp modelos levam fatores não ideais, tais como saturação, offset etc, em consideração, enquanto os modelos matlab questão matemática única preocupação.

 

[finerain22]

[Quote = ShaunZ] [quote = finerain22] Depois de descamação de tensão, o balanço de saída do integrador em SDM usando verilog-se um modelo diferente do modelo SDM usando o modelo de Matlab, como é que isso acontece? [/Quote] Isso depende do seu verilog -um modelo. Mais op-amp modelos levam fatores não ideais, tais como saturação, offset etc, em consideração, enquanto os modelos matlab questão matemática única preocupação. [/Quote] No verilog-um modelo, use tensão de controle de tensão da fonte para modelar o opamp, o o ganho é de 2000, offset e saturação não estão em causa. O tempo de simulação é longa, devido o erro accumalted é tão grande, que o verilog-modelo mostra um diffence do modelo matlab. Este talvez o ponto. Obrigado pela sua resposta.