inout problema na porta vhdl testbench

[gautamvsharma]

Todas oi, eu tenho um problema, enquanto eu estou dirigindo meu pin INOUT chamado "reset" do testbench (VHDL) conectado com o meu NÍVEL SUPERIOR (VHDL), que tem um módulo de geração de relógio e redefinir para todos os módulos FPGA e E / S. O problema é quando eu estou tentando conduzir o pino por estímulo local gerado (Obviously..! Eu tenho um sinal de referência para conduzir pino INOUT para dentro e para fora de modo que é "saída DCM bloqueado" mapeado para TP_A7_tb no meu código testbench ) através testbench, que está gerando um estado metaestável para alguns relógios, e então a saída bloqueada DCM, de repente vai para baixo, o código de exemplo está escrito aqui, [SIZE = 4] entidade tb_top final tb_top; ... ... ... - Geração de reposição local, TP_A7_tb está bloqueado saída do DCM. rst_process: processo de começar a esperar até (TP_A7_tb = '0 '); MRSET_tb

 

[TrickyDicky]

que não se parece com meta estável para me.It parece que você não vai dirigir 'Z' no tempo e ambas as extremidades estão dirigindo ao mesmo tempo por um curto período.

 

[std_match]

É impossível ver metaestabilidade na simulação. Isso só acontece no mundo real.

 

[gautamvsharma]

Olá TrickyDicky, Parece que metaestável para mim, porque não é em qualquer estado, ea segunda coisa, como se você mencionar o código, que você pode ver, eu descrevi a declaração condução correta para Z e processo gerado sinal de reset mapeado para "tb_tst_out ". Eu resolvi o problema temporário, e agora eu posso ver a simulação sem metaestabilidade. Mas com certeza, isso era muito complicado para dirigir de testbench. Por favor, também me sugerir, como lidar com barramentos bidirecionais de / para testbench e RTL.