implementação CPLD HELP

[vaf20]

oi todos meu amigo
Como eu poderia aplicar 2 NÃO sucessivas no ISE Xilinx?
como u know XST otimizá-lo a um fio da entrada à saída!
De um modo geral, como poderia controlar síntese, aplicação e montagem ou da colocação?Existe alguma diferença b / w CPLD e FPGA aplicação neste caso?
tnx

 

[lucbra]

Consulte o manual!
Um modo ou de outro método é o de preservar o nó interno, por vezes, a palavra manter em relação ao sinal poderia ajudar - verificar a sintaxe.

atenciosamente,