G
Goover
Guest
Olá, eu estou tentando implementar um projeto com os 2 software Quartus (v6) para o meu Cyclone II FPGA. Eu precisava de 80 contadores para o meu projeto, um criado um bloco de quatro contadores, colocou 10 deles em um arquivo de projeto e criou um arquivo de símbolo. Este sintetiza tudo, e as simulações lógico são bons também. Mas quando eu coloquei o bloco 80counter no meu arquivo concepção global primeiro funcionou bem. Mas desde que um ou dois dias eu recebo aprox. 1400 todos os avisos sobre o mesmo.
Como você pode ver o aviso ocorre em um padrão lmp_counter .. parece que o sinal clk não está conectado de maneira correta. Mas eu não posso encontrar qualquer anormalidade. Eu nomeei um pino como "CLK" e especificou as configurações de temporização (50MHz) .. Ajudar alguém?
Code:
Aviso: Não transição relógio em registo devido ao relógio ou um relógio preso permitir