Gerando SAIF usando VHDL e Synopsys DPFLI com ModelSim

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sjalloq

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Oi lá, eu tenho vindo a acompanhar a Synopsys UG Compiler alimentação para SAIF geração, utilizando VHDL RTL. No entanto, quando eu emitir os set_toggle_region falhas de comando ModelSim. O fluxo Eu tenho seguido é: - leia em RTL para dc_shell - escrever um frente-annoted arquivo SAIF para uso em ModelSim - compilar o VHDL RTL usando vcom - lançamento ModelSim ligada à biblioteca de objetos Synopsys DPFLI compartilhada - leia no forward-annoted arquivo SAIF usando read_rtl_saif - tentar definir a região de alternância usando o comando set_toggle_region e falhas ModelSim como eu emitir o comando set_toggle_region. Até agora, a minha teoria sobre a queda do baseia-se no facto de a frente-anotada arquivo SAIF não coincide com a nomenclatura uma vez que a concepção é lido na ModelSim. Por exemplo, eu gerar declarações instâncias do módulo de replicação ea forma Synopsys e Mentor desenrolar das declarações geram diferente. No meu arquivo para a frente SAIF tenho u_dut/u_datapath_0, enquanto que em ModelSim tenho u_dut/generate_datapath__0/u_datapath. Poderia ser o acidente causado pelo DPFLI entrar em uma torção tentando anotar a SAIF para a frente? Alguém já utilizado com sucesso o fluxo DPFLI para VHDL RTL SAIF geração? Obrigado.
 
u poderia usar ModelSim para despejar vcd e usar vcd2saif que é fornecido pelo DC para converter os arquivos de VCD para arquivos Saif.
 
Infelizmente, este não é possível devido ao facto de ModelSim não captura multi-dimensional tipos de VCD. Como um trabalho em torno Estou executando um sim portão nível de captura de dados e VCD. É lento, mas parece a única opção para VHDL. Obrigado.
 

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