gerador de clock fixo usando acumulador de fase

[firefoxPL]

Olá, gostaria de apresentar um software que eu escrevi para o cálculo dos parâmetros do acumulador de fase a fim de criar um relógio com uma freqüência determinada.A idéia de usar acumulador de fase para esta tarefa é retirada de um artigo sobre Analog Devices Direct Digital Synthesis - o artigo pode ser encontrado aqui.
A ideia do acumulador de fase é muito simples, basta adicionar um valor fixo para um registo (o que a largura é um dos parâmetros necessários) e um sinal de relógio com ciclo de 50/50 é gerado com o MSB do acumulador.E realização desta idéia em FPGA toma muito poucos recursos por isso é perfeito para gerar sinais de relógio precisa de determinada frequência (geralmente de algum oscilador a bordo).
Como um anexo Eu coloquei o software (você também pode encontrá-lo na minha página da web) não só para calcular todos os parâmetros necessários, mas também para a geração de um pronto para usar o código VHDL do acumulador de fase personalizado.
Se houver alguma dúvida sobre a idéia ou o próprio programa pergunte aqui neste tópico.
Desculpe, mas você precisa de login para ver esta penhora

 

[medra]

Caro firefoxPL

algumas perguntas

1 - eu poderia receber qualquer saída para uma dada entrada?
Qual é a restrições na freq de saída.?

2 - Eu testei o programa para entrada = 50Mhz, output = 37.5MHZ, dá saída errada, você poderia me dar um arquivo de fazer esta função?

esperando sua resposta

 

[FVM]

Para operar o NCO como uma saída de relógio digital, a freqüência deve ser seguramente <= 0,5 fs.Além disso, como este é um gerador de clock fracionário, a taxa de divisão deve ser muito maior para manter o jitter de saída abaixo de um limite aceitável para as freqüências arbitrárias.

 

[firefoxPL]

FVM seria rigth aqui, a freqüência de saída.deve ser <0,5 freq entrada.